GFSAS—1门与功能块级逻辑模拟和延迟时间分析系统

本文提出了一个新的门与功能块级逻辑模拟和延迟时间分析系统GFSAS-1。GFSAS-1的结构是一个以数据库为中心的模块结构。本文简要介绍了GFSAS-1的系统组成和功能特点,重点阐述了数据库管理系统(DMS),主要功能模块,以及波形描述语言(WDL)的设计方案     

DMA并行传输机制的设计与实现

DMA的传输控制机制是影响数据传输速度的最直接因素,经过对传输控制结构和传输协议的分析,采用了流水线的思想,设计了支持突发传输、64位位宽和读写并发的并行传输机制.通过实际应用表明,该设计实现了流水化和读写并发,与串行传输机制相比,数据传输速度提高了三倍.该机制对于DMA控制器的设计具有一定的指导意义.     

多通道并发EDMA控制器的设计与实现

随着DSP应用领域的扩展,传统的DMA部件已被EDMA控制器所取代。本文通过分析和研究,针对当前EDMA控制器数据传输并行度较低、效率不高的问题,提出了可变优先级的传输请求仲裁机制和两级并行的传输控制结构,设计了具有64个通道,支持突发传输、64位位宽和并发传输的EDMA控制器,不仅实现了读写并发,还实现了多个传输请求的并发执行。     

用编码技术抑制同时开关噪声

本文阐述了用编码技术降低集成电路同时开关输出的数目 ,从而降低同时开关噪声的思想 ,并就多种编码方案在这种应用中的效果进行了深入分析     

Matrix DSP中断处理系统的设计与实现

本文研究并实现了一种快速响应中断请求信号的中断处理系统。设计过程中,在保证功能正确的前提下,尽量减小中断的延时开销。本文硬件中断和软件中断的处理机制相同,中断嵌套机制非常灵活。与传统的只有不可屏蔽中断源能打断可屏蔽中断源的中断嵌套机制不同,本文中断处理系统只要是优先级较高的中断信号就可以打断优先级较低的中断信号。这种机制简化了控制逻辑,减少了中断延时开销,使得延时开销从传统的5拍缩短为4拍。     

用编码技术抑制同时开头噪声

本文阐述了用编码技术降低集成电路面时开关输出的数目,从而降低同时开头噪声的思想,并就多种编码方案在这种应用中的效果进行了深入分析。     

CMOS ASIC设计中减小时延的途径

工作主频是ＡＳＩＣ最重要的设计指标之一，而减小延迟是提高主频的基本途径。本文人逻辑和工程设计的角度介绍减小路径延迟的主要方法。     

门阵列的发展概况

<正> 一、半订制IC产品的产生集成电路的生产存在着一种形式,即标准化系列化产品(标准IC)和订制型产品(订制IC) 标准IC是指目前市面上流行的诸如74系列TTL和10K或100K系列ECL等产品。我国一直使用这类IC来研制组装各种机器系统,它具有价格便宜,挑选方便,研制组装中小型机器系统灵活,便于生产,维护及更换器件等优点,但致命的缺点是性能差     

SRAM单元单粒子翻转效应的电路模拟

在三维器件数值模拟的基础上,以经典的双指数模型为原型通过数值拟合得到了单粒子效应瞬态电流脉冲的表达式,在理论分析的基础上,引入了描述晶体管偏压和瞬态电流关系的方程,并将其带入电路模拟软件HSPICE中进行SRAM存储单元单粒子翻转效应的电路模拟,最后分别使用电路模拟和混合模拟两种方法得到了存储单元的LET阈值,通过在精度和时间开销上的对比,验证了这种模拟方法的实用性.     

一种用于高速地址产生的32位加法器电路的实现

本文介绍了在某微处理器研制中设计的一种地址生成单元的加法电路。为提高地址转换速度，其进位电路中采用了动态门和多米诺逻辑。结果表明，在1．8v、0．18μm工艺下进行电路模拟，进行一次加法进位传递的时间为466ps。