数字系统中串扰的预测

目前使用的数字逻辑电路有与组装互连延迟相当的延迟时间。在高速情况下,电路的互连不再是简单的短路,而呈现传输线特性。与传输线相关的现象,即由反射和串扰引起的额外的电压和电流,称之为互连噪音。在近来的文献中,对于反射和用于控制反射的传输线端接提供了充分的资料。然而,由于缺乏有关文献,串扰仍是数字系统设计者感到有些神秘的问题,致使系统设计过于谨慎,甚至更坏,使系统不能工作。尽管广泛地用ECL 和肖特基TTL 设计中型计算机,但是大型主机电路仍然趋向于选择     

采用等平面隔离工艺Ⅱ的一千兆赫集成电路计数器

对正弦输入的响应频率能够超过一千兆赫的数字逻辑电路,要求每一开关点的转换时间小于500微微秒。利用先进的等平面隔离工艺,得到 f_T=4千兆赫的晶体管和大约300微微秒的芯片门延迟,就有可能设计出重复频率超过一千兆赫的触发器。为了达到希望的速度性能,必需将最新工艺与合适的电路技术相结合。输入频谱非常宽,专门考虑了器件在自动测     

多平行传输线的时域分析

本文介绍一种用于多平行传输线时域分析的新方法,而没有以前文章中的限制。在描述这一新方法之前,先介绍多平行传输的匹配端接网络和等效电路的新概念,然后将这种新方法应用于两根耦合传输线的情况,以获得以前文章中描述过的同一结论,虽然它的适应性不限于此。