Si-MCP连续打拿极的制备

本文阐述了MCP连续打拿极传统的制备方法,并提出采用半导体技术制备S i-MCP连续打拿极的新途径,通过对比进一步总结出采用新方法制备MCP连续打拿极的优越性。     

LPCVD制备二氧化硅薄膜工艺研究

采用TEOS源LPCVD法制备了SiO2薄膜,采用膜厚仪对薄膜的厚度进行测试.通过不同条件下SiO2薄膜的厚度变化,讨论了TEOS源温度、反应压力及反应温度等工艺条件对淀积速率和均匀性的影响.结果表明,在40℃,50 Pa左右,淀积速率随TEOS源温度、反应压力基本呈线性增大.通过多次试验改进,提出了SiO2膜淀积的典...     

TEOS LPCVD技术在SiC功率器件工艺中的应用

应用正硅酸乙酯(TEOS)LPCVD技术实现二氧化硅在SiC晶片表面的淀积,在一定程度上弥补了SiC氧化层过薄和PECVD二氧化硅层过于疏松的弊端。采用TEOS LPCVD技术与高温氧化技术的合理运用,既保证了氧化层介质的致密性和与SiC晶片的粘附能力,又提高了器件的电性能和成品率,同时避免了为获得一定厚度氧化层长时间高温氧化的不足。采用此技术后,SiC芯片的直流成品率得到提高,微波功率器件的对比流片结果显示微波性能也得到了明显的提升,功率增益比原工艺提高了1.5 dB左右,功率附加效率提升了近10%。     

SiC MESFET反向截止漏电流的研究

给出了一种减小SiC MESFET栅漏反向截止漏电流的工艺方法,通过采用LPCVD淀积厚SiO2和高温氧化工艺,使器件的性能得到一定的提升.从实验数据看出,器件在S波段工作时,器件的反向截止漏电流大幅度下降,且分散性得到改善,其功率附加效率和功率增益也分别提高了10%和1.5 dB.该方法充分发挥了SiC材料能形成自身氧化层的优势,结合Si工艺的特点,减小了氧化层的缺陷,并在一定程度上减小了器件的寄生电容.     

炉管制程工艺中的片数效应及其优化方案

随着半导体技术的发展,越来越多的立式炉管在200mm及300mm集成电路晶圆制造中被应用到。同时炉管制程中的片数效应随着集成电路芯片的集成度越来越高而被凸显出来。文章将以LPCVD氮化硅在0.16μm、64M堆叠式内存制造过程中的片数效应为例,阐述炉管制程工艺中的片数效应以及通过调整制程参数（温度、沉积时间）的方式予以解决的实例。文中通过调整炉管上中下的温度来补偿气体的分布不均匀,调整沉积时间来补偿不同片数的沉积速率的差异,两者结合并辅以基于片数的分片程式来解氮化硅电介质沉积的片数效应。同时以此为基础总结出炉管片数效应的解决方案。     

低压沉积温度对MoSi2涂层微观结构与性能影响

以SiCl₄和H₂为原料,采用低压化学气相沉积（LPCVD）渗硅法在Mo基体表面原位反应制备了MoSi₂涂层,研究了沉积温度对MoSi₂涂层微观形貌、物相组成、沉积速率、涂层的硬度、涂层与基体结合强度的影响. 研究结果表明：在1100~1200℃下制备的涂层结构致密,由单一MoSi₂组成,沉积速率、涂层的硬度以及与基体的结合强度均表现为増加的趋势;当沉积温度高于1200℃,涂层出现开裂现象,由游离Si和MoSi₂两相组成,涂层沉积速率、硬度和结合强度均出现下降的趋势. 1100℃以下沉积的主要控制步骤为Si与Mo反应,而1100℃以上Si在涂层中的扩散对沉积过程起控制作用.     

LPCVD淀积速率分布的解析表达式

通过引入轴向反应源转化率η(x)和径向反应源转化率η_f(ρ),分别导得了淀积速率在卧式反应器中沿轴向及径向分布的解析表达式.从中可以清楚地看出反应器几何参数以及工艺参数对淀积速率分布的影响.将其用于对多晶硅淀积的模拟,与实验结果相符很好.     

基于MEMS技术的红外成像焦平面阵列

选用Au和LPCVD的低应力SiNx薄膜材料,采用MEMS技术研制了新型间隔镀金热隔离结构的薄膜镂空式非制冷红外成像焦平面阵列,并应用光学读出的方法成功地在室温(27.47℃)背景下获得了人体的热像.实验证明间隔镀金热隔离结构的引入有效抑制了热传导对变形梁温升的限制,从而大大降低了系统的噪声等效温度差(NETD),NETD达到约200mK.     

LPCVD设备的高精度串级温度控制系统

在大部分半导体工艺中,温度都是最重要的工艺参数之一,炉温的均匀性和稳定度对工艺都有着至关重要的影响。主要介绍了LPCVD设备中的高精度串级温度控制系统,该系统结构简单,控制效果良好,温度稳定度≤±0.5℃/24h。     

Optimization of Selective Epitaxial Growth of Silicon in LPCVD

Selective epitaxial growth (SEG) of silicon has attracted considerable attention for its good electrical properties and advantages in building microstructures in high‐density devices. However, SEG problems, such as an unclear process window, selectivity loss, and nonuniformity have often made application difficult. In our study, we derived processing diagrams for SEG from thermodynamics on gas‐phase reactions so that we could predict the SEG process zone for low pressure chemical vapor deposition. In addition, with the help of both the concept of the effective supersaturation ratio and three kinds of E‐beam patterns, we evaluated and controlled selectivity loss and nonuniformity in SEG, which is affected by the loading effect. To optimize the SEG process, we propose two practical methods: One deals with cleaning the wafer, and the other involves inserting dummy active patterns into the wide insulator to prevent the silicon from nucleating.