SoC体系结构中AMBA总线的系统级设计

建立系统级模型在SoC体系结构设计过程中的意义。AMBA片上总线和它的时序及基于AMBA的SoC体系结构。简要说明了SoC系统级设计中的各抽象层次模型和建模语言Sys-temC。并以AMBA系统总线AHB为例,介绍了如何使用SystemC建立其非时序模型的方法。     

专用指令集处理器(ASIP)行为级设计方法研究

由专用指令集处理器(ASIP)构成的片上系统(SoC)具有高效、灵活等优点。有效的ASIP行为级设计方法对于SoC设计具有重大意义。该文对ASIP行为级设计方法进行研究,提出了一种基于体系结构描述语言(ADL)的ASIP行为级设计方法,并介绍了基于该方法的可视化ASIP行为级设计平台xptools。     

一种基于体系结构模板的粗粒度可重构SoC设计方法

针对传统的面向应用领域的多核SoC体系结构设计方法存在系统结构探索空间大、设计复杂度高等问题,提出了一种基于体系结构模板的粗粒度可重构SoC系统架构设计方法。该设计方法以体系结构设计为中心,体系结构模板可重用、参数可配置,从而缩小了体系结构设计探索空间,提高了体系结构设计效率,降低了应用程序编译器开发复杂性。最后,以密码处理领域为例,将模板参数实例化,构建了一个面向密码处理领域的多核可重构指令集处理器SoC系统(Multi-RISP SoC)。实验结果表明,MultiRISP SoC系统与几个典型可重构平台在性能上相当,但系统构建更为快速高效。     

基于SystemC的片上网络系统级建模研究

传统的硬件描述语言不适合复杂的基于片上网络的SoC系统级建模,作为IEEE 标准的SystemC语言,比已有的HDL语言在系统级建模与软硬件协同设计方面具有优势,更适合于SoC系统级建模.文中讨论了片上网络特点,分析了SystemC适应于片上网络建模的优点,并使用SystemC构建了一个片上网络的系统级仿真模型.该片上网络采用环行拓扑,基于存储-转发的路由,由链路和路由器构成.该模型可以方便地完成对片上网络多个参数进行修改,完成性能验证.     

SOPC设计中的两种片上总线分析

比较片上总线与传统总线的体系结构,介绍了并发多主设备总线体系;同时通过对SoC,SOPC设计中常用的两种片上总线:AMBA和Avalon的详细分析、比较,针对它们的不同特性及具体应用形式阐述了各自的应用范围。从而方便设计师对这两种片上总线的充分理解,并为SOPC及其他SoC设计中的总线选择提供参考。     

SOPC设计中的两种片上总线分析

比较片上总线与传统总线的体系结构，介绍了并发多主设备总线体系；同时通过对SoC，SOPC设计中常用的两种片上总线：AMBA和Avalon的详细分析、比较，针对它们的不同特性及具体应用形式阐述了各自的应用范围。从而方便设计师对这两种片上总线的充分理解，并为SOPC及其他SoC设计中的总线选择提供参考。     

SystemC在SoC总线交易级建模的研究与应用

采用了SystemC，结合SoC片上总线，探讨了在交易级的建模方法，并结合数字视频后处理芯片给出了建模实例。基于SystemC的SoC总线模型有效地克服了SoC软硬件协同设计的时间瓶颈问题，提高了开发效率，缩短了产品的开发周期。     

使用SystemC2.0进行SoC设计建模仿真

系统级建模是大规模集成电路设计的一个重要阶段,它实现了设计从文本规范向功能实现的过渡,传统方法中一直使用硬件描述语言(HDL)来完成系统级建模,其弊端在于建模的效率低不适应如今SoC设计的要求。SystemC作为一种基于C 语言的新型硬件设计语言较已有的HDL语言在系统级建模、软硬件协调设计方面更具优势,因此也更适用于SoC的设计建模,该文介绍了SystemC的最新版本SystemC2．0的使用特点以及如何利用其进行SoC顶层设计的方法,并通过对一个短消息平台的建模实例说明如何具体使用SystemC2．0,通过与传统方法的比较可以得出结论,SystemC可以迅速有效地实现SoC系统级的建模。     

AMBA总线新一代标准AXI分析和应用

随着多核、多级内存及众多外设的SoC设计的复杂化,急需一种性能更好、更加灵活的片上互连总线体系结构。AXI是ARM新推出的新一代AMBA片上总线,AXI的一序列新特点满足了高性能、高带宽、高速度的现代SoC设计的要求。本文介绍了AXI的新特性,并和旧一代总线标准AHB性能做了详细的比较,同时给出了AXI的典型应用。     

基于混合建模的SoC软硬件协同验证平台研究

针对SoC片上系统的验证,提出新的验证平台,实现SoC软硬件协同验证方法。首先介绍SoC软硬件协同验证的必要性,并在此基础上提出用多抽象层次模型混合建模（Co-Modeling）的方法构建出验证平台。然后,阐述了此验证平台的优点,如验证环境统一、仿真速度快等,接下来介绍了验证平台架构及关键部分的具体实现。最后以一个实例说明此验证平台的可用性。此验证平台适于实现SoC软硬件协同验证,降低了SoC的验证难度。     

基于AHB总线的灵活可配置WLAN芯片架构设计

根据无线通信芯片不同协议版本以及不同场景的应用需求,提出了一种针对系列无线局域网SoC、基于AHB总线的灵活可配置通用总线体系架构。介绍了该总线的系统架构和关键模块的设计,重点分析了该结构的可扩展性、可重用性等优点。将其应用于实际WLAN芯片的SoC架构设计中,实际原型系统表明该总线架构功能完全符合无线通信SoC的系统要求,并具有高度灵活可扩展、高度可重用的总线特征。     

基于异构多核SoC器件的相控阵探伤仪设计

基于TI公司的异构多核数字信号处理SoC芯片C66AK2H06完成一款PE超声相控阵探伤仪的算法处理及软件部分的设计.设计着重围绕新系统架构中的软件架构、算法组成、多核并行计算、核间通信、片间通信、共享内存和多层内存分配等展开,并对算法处理性能、实时性性能等方面的关键指标进行优化.研究结果表明采用C66AK2H06实现...     

SoC片上通信结构的研究综述

由于系统芯片中IP核数目的逐渐增大,片上通信结构逐渐成了整个SoC的性能瓶颈,基于共享总线的SoC通信结构具有无法克服的局限性,这就对传统的共享总线片上通信系统提出了严峻的挑战。文中全面综述了近些年片上通信系统方面的研究,分析了共享总线,交叉开关,点到点,片上网络NoC(Network on Chip),混合互连五种片上通信结构的优缺点,以及对整个系统芯片性能的影响.最后指出片上通信研究的方向。     

嵌入式系统软硬件协同设计中的快速样机平台

提出一种嵌入式系统软硬件协同设计的快速样机平台设计方案，该方案使用系统级可编程芯片和处理机软核技术来构成快速样机平台所需的FPGA阵列和规模可调的处理机，以此实现软硬件的更紧密灵活的耦合和更小的通信延迟．可重构逻辑的应用使得该快速样机平台具有简单规整的结构，一方面使得快速样机平台之间的扩展连接更为容易，另一方面使得FPGA芯片中的逻辑资源能得到更充分利用．     

吞吐量和延时约束下的片上通信结构的Pareto空间优化

SoC中各IP核之间的互连结构是决定片上系统性能的关键因素.近年来,片上互连通信结构的配置与优化成为SoC通信综合的研究重点和热点,而已有方法优化SoC互连通信结构的仿真速度较慢,支持设计自动化的能力较差,使用的单目标优化算法无法解决多个性能目标之间的冲突.针对以上不足提出了吞吐量和延时约束下的片上互连通信结构的自动配置与优化的方法,该方法提出了片上总线互连通信结构模板,使用事务级通信仿真和多目标演化算法,探索吞吐量和延时约束下的多目标Pareto空间.与已有的先进Srinivasan方法相比,该方法的吞吐量提高10%,传输延迟降低17%,有效提高了SoC互连通信结构的优化质量.     

Crossbar总线与共享总线相结合的SoC系统级通信综合方法研究

提出了一种Crossbar总线与共享总线相结合的SoC系统级通信综合方法.从实际应用的系统级设计出发,根据待互连处理单元和存储单元之间的通信量,综合出Crossbar总线与共享总线相结合的总线拓扑结构.采用遗传算法,以实际应用的通信延迟为约束,考虑总线竞争、通信同步带来的通信延迟,综合出满足延迟约束的总线参数.对综合后的Crossbar总线与共享总线进行事务级建模和分析,进一步优化生成的总线拓扑结构.实验证明,该方法解决的问题较以往更加全面,生成的总线拓扑结构和参数更优.     

Key technologies of system on chip design

The most supreme characteristic of SoC （system on chip） era is the high complexity of the chips; architecture and software design have become the indivisible part of chip design. As semiconductor fabrication technology evolves into very deep sub-micron （DSM） level, power consumption has become the inevitable challenge in SoC design. In order to maximize the lifetime of portable system battery, SoC is required not only to be energy-efficient but also to work in an optimal and battery-aware manner. This paper intends to discuss some key technologies of SoC design from the above perspectives of view.     

Implementation of a self-timed segmented bus

We propose an asynchronous structure for implementation on a SoC. An intersegment topological arrangement preserves parallelization and, through a so-called central arbiter, efficiently organizes communication with high signaling speed in the proposed structure. Researchers proposed the concept of segmenting buses primarily for multicomputer architectures. More recent approaches address on-chip implementation of segmented buses. We present an asynchronous segmented-bus architecture targeted for the modular design of high-performance SoC applications. The structure not only enables faster operation than a conventional bus system but also offers lower power consumption per transferred data item. This is possible because segmentation is realized in such a way that the majority of data transfers in the system are intrasegment transactions on relatively short wires with low or moderate capacitive loads.     

SoC FPGA在声波测井数据采集系统中的应用

传统的数据采集系统采用现场可编程门阵列+数字信号处理器(FPGA+DSP)架构,复杂化了硬件设计,增加了系统功耗.以SoC FPGA为核心搭建的声波测井数据采集系统,充分发挥了微处理器控制能力强和现场可编程门阵列灵活的特点,利用总线互联通信等SoC技术,简化了硬件设计,降低了电路功耗,提高了系统的可靠性.