基于PLB总线的NOR FLASH控制器设计

为了使不同型号的NOR FLASH都可以高效率地与PLB总线交互,提出了一种软硬件相结合的方法实现接口控制器.仿真结果表明,该控制器可以正确高效地实现NOR FLASH的各种功能.整个控制器最后在Xilinx ml507评估平台上通过了验证,实现了对NOR FLASH的正确操作.     

基于PCI总线的Altera FPGA高速下载配置设计方案

AlteraFPGA配置方式有三种:JTAG模式、主动串行(AS)配置模式以及被动串行(PS)配置模式。传统的配置模式---JTAG模式一般需要通过专用下载线(如:连接并口的ByteBlasterⅡ)从计算机下载编程数据并配置FPGA;而AS模式和PS模式可以通过Altera公司提供的专用配置芯片在上电时对FPGA进行配置,针对传统配置模式速度慢的缺点,自行设计了基于PCI总线通过主FPGA实现对从FPGA实现自动配置,从而实现了配置速度上很大的提高,且不需要额外的下载电缆线。     

基于混合建模的SoC软硬件协同验证平台研究

针对SoC片上系统的验证,提出新的验证平台,实现SoC软硬件协同验证方法。首先介绍SoC软硬件协同验证的必要性,并在此基础上提出用多抽象层次模型混合建模（Co-Modeling）的方法构建出验证平台。然后,阐述了此验证平台的优点,如验证环境统一、仿真速度快等,接下来介绍了验证平台架构及关键部分的具体实现。最后以一个实例说明此验证平台的可用性。此验证平台适于实现SoC软硬件协同验证,降低了SoC的验证难度。     

音频专用DSP核的硬件循环设计

介绍了一个音频专用DSP核的硬件循环设计.该设计能实现单条指令和多条指令的硬件循环,并且由同一个电路实现,具有相同的指令格式,并支持最多4重嵌套的硬件循环.基于FPGA开发平台进行实验验证,结果表明,该设计能够正确高效地实现循环操作,为音频专用DSP核实现音频解码提供必要的支持.     

一种基于PCI Express总线的DMA高速传输系统

介绍了DMA高速传输系统的结构以及DMA的设计,搭建了×8通道的PCIE系统.在整个系统的板卡终端,连接了两个FIFO,提供标准的FIFO接口,能连接光纤数据、CT图像采集数据、A/D采样数据等.实验验证了DMA读和DMA写两种传输方式的可靠性,测试了DMA读写的传输速度.实验表明,在单次DMA传输大小达到1MB时,×8通道的PCIE系统DMA读和写速度均能达到1 000 MB/s,可满足大部分高速数据传输的要求.     

一种适用于高速接口电路的新型均衡电路

本文提出了一种新型高速均衡电路.在传统源极负反馈均衡滤波结构的基础上改进电路结构,使用有源电感及对称负载结构改善了电路性能,避免了使用片上电感,优化了电路结构,节省了芯片面积,同时缓解了传统均衡电路的速度瓶颈.经仿真验证,该均衡器电路高频补偿增益达到17.2dB ,高低频增益比达到5.24,信号速率达到5Gb/s 时能完整接收信号,实现均衡效果.该电路结构简单,适用于各种高速信号接口电路.该电路采用0.13μm CMOS 工艺实现.     

机器视觉电子白板系统的防抖与坐标插值技术

在基于机器视觉的电子白板系统应用中,为了消除各种因素导致的触控点抖动,提出了一种改进的均值滤波的防抖方法。为了突破硬件设备的限制提高系统工作的流畅性,采用了一种基于曲线拟合的坐标插值方法来提高系统实时性并平滑处理触控点的运动轨迹。实验结果表明：触控点的抖动情况得到了消除,在摄像头最高工作频率60fps的情况下,系统能以每秒输出180个触控点坐标的速度实时工作,在不增加硬件成本的情况下提高了系统实时性。     

一种阈值自调整的高速串行信号丢失检测电路

设计了一种应用于高速串行接收端的阈值自调整信号丢失检测电路,其阈值电压可跟随输入信号的共模电平波动和输入数据率的改变来进行自调整,因此可增大输入信号共模范围,适应更多的信号传输速率。该电路基于SMIC 0.13 μm标准CMOS工艺实现,版图尺寸为269 μm×118 μm。仿真结果表明,该电路能够正确检测共模电平在1.15~1.90 V范围内、差模摆幅大于150 mV的串行差分信号。     

一种误码率为10-12的750MHz半数字结构时钟和数据恢复电路的研究

A semi-digital clock and data recovery (CDR) is presented. In order to lower CDR trace jitter and decrease loop latency, an average-based phase detection algorithm is adopted and realized with a novel circuit. Implemented in a 0.13 μm standard 1P8M CMOS process, our CDR is integrated into a high speed serial and de-serial (SERDES) chip. Measurement results of the chip show that the CDR can trace the phase of the input data well and the RMS jitter of the recovery clock in the observation pin is 122 ps at 75 MHz clock frequency, while the bit error rate of the recovery data is less than 10 × 10^-12.     

用于条码信号峰值检测的改进动态双阈值算法

激光式扫描枪是一种常见的一维条码识读设备,条码信号的峰值检测是影响该设备性能的关键环节.本文针对该环节改进了一种适用于软件实现的动态双阈值算法,并用MATLAB进行算法仿真,最后在自主研发的激光式扫描枪上对改进的算法进行实验验证.结果表明,改进后的算法能以更少的运算量得到更准确的阈值,提高了峰值检测的准确性,从而有效地改善了激光式扫描枪的识读能力.