利用ISE-TCAD分析和设计SCR结构的静电保护电路

传统的ESD保护电路设计主要基于尝试性和破坏性的实验,这种方法不利于产品的推出[1]。文中提出使用ISE-TCAD工具对ESD保护电路进行模拟和优化,以快速地获取面积参数。并以某一典型0.6μmCMOS工艺的可控硅整流器(SCR)结构为例,进行ESD人体放电模型的模拟和面积估算,达到了缩短设计周期和增加设计成功率的目的。     

基于SCR的双向ESD保护器件研究

可控硅整流器件(SCR)结构用于集成电路的静电放电(ESD)保护具有提高保护效率,减小芯片面积和降低寄生参数的优点.对基于SCR的双向ESD保护器件进行了研究;建立了一种ESD保护器件仿真设计平台,对该器件的结构、关键参数和性能进行了系统的仿真和优化.得到的改进器件不仅对ESD人体模型(HBM)的保护性能好,引入电路的寄生效应小,而且ESD保护的各关键性能参数也可以方便地进行调整.     

一种CMOS新型ESD保护电路设计

金属氧化物半导体(MOS)器件的缩放技术使集成电路芯片面临着严重的静电放电(ESD)威胁,而目前采用的ESD保护电路由于电流集边效应等原因,普遍存在着抗静电能力有限、占用较大芯片面积等问题。根据全芯片ESD防护机理,基于SMIC 0.18μm工艺设计并实现了一种新型ESD保护电路,其具有结构简单、占用芯片面积小、抗ESD能力强等特点。对电路的测试结果表明,相对于相同尺寸栅极接地结构ESD保护电路,新型ESD保护电路在降低35%芯片面积的同时,抗ESD击穿电压提升了32%,能够有效保护芯片内部电路免受ESD造成的损伤和降低ESD保护电路的成本。     

双界面智能卡芯片模拟前端ESD设计

双界面智能卡芯片静电放电(ESD)可靠性的关键是模拟前端(AFE)模块的ESD可靠性设计,如果按照代工厂发布的ESD设计规则设计,AFE模块的版图面积将非常大.针对双界面智能卡芯片AFE电路结构特点和失效机理,设计了一系列ESD测试结构.通过对这些结构的流片和测试分析,研究了器件设计参数和电路设计结构对双界面智能卡芯片ESD性能的影响.定制了适用于双界面智能卡芯片AFE模块设计的ESD设计规则,实现对ESD器件和AFE内核电路敏感结构的面积优化,最终成功缩小了AFE版图面积,降低了芯片加工成本,并且芯片通过了8 000 V人体模型(HBM) ESD测试.     

基于RC触发NMOS器件的ESD电路设计

研究了基于电阻(R)电容(C)触发n型金属氧化物半导体(NMOS)器件的静电放电(ESD)电路参数与结构的设计,讨论了电阻电容触发结构对ESD性能的提升作用,研究了不同RC值对ESD性能的影响以及反相器结构带来的ESD性能差异,并讨论了在特定应用中沟道放电器件的优势。通过一系列ESD测试电路的测试和分析,发现电阻电容触发结构可以明显提高ESD电路的保护能力,其中RC值10 ns设计的栅耦合NMOS(GCNMOS)电路具有最高的单位面积ESD保护能力,达到0.62 mA/μm2。另外对于要求触发电压特别低的应用场合,RC值1μs设计的GCNMOS电路将是最好的选择,ESD能力可以达到0.47 mA/μm2,而触发电压只有3 V。     

一种基于CMOS工艺的新型结构ESD保护电路

根据伞芯片静电放电(ESD)损伤防护理论,设计了一种新犁结构保护电路,采用0.6μm标准CMOS p阱工艺进行了新型保护电路的多项目晶圆(MPW)投片验证.通过对同一MPW中的新型结构ESD保护电路和具有同样宽长比的传统栅极接地MOS(GG-nMOS)保护电路的传输线脉冲测试,结果表明在不增加额外工艺步骤的前提下,本文设计的新型结构ESD保护电路芯片面积减少了约22%,静态电流更低,而抗ESD电压提高了近32%.该保护电路通过了5kV的人体模型测试.     

一种基于CMOS工艺的新型结构ESD保护电路

根据全芯片静电放电(ESD)损伤防护理论,设计了一种新型结构保护电路,采用0.6μm 标准CMOS p阱工艺进行了新型保护电路的多项目晶圆(MPW)投片验证. 通过对同一MPW中的新型结构ESD保护电路和具有同样宽长比的传统栅极接地MOS(GG-nMOS)保护电路的传输线脉冲测试,结果表明在不增加额外工艺步骤的前提下,本文设计的新型结构ESD保护电路芯片面积减少了约22%,静态电流更低,而抗ESD电压提高了近32%. 该保护电路通过了5kV的人体模型测试.     

深亚微米混合信号全芯片ESD电路设计

随着CMOS工艺的发展,集成电路元件的尺寸持续减小,芯片的静电放电(ESD)保护设计受到了更大的挑战.从系统的角度出发,采用电压域分别保护后通过隔离器件连接的方法完成了对深亚微米芯片ESD保护系统的设计.设计中分析了传统输出端保护可能存在的问题,并采用稳妥的方法对输出端进行了保护.这种架构提高了整个芯片的抗ESD能力,节省了芯片面积,达到了对整个芯片提供全方位ESD保护的目的.设计采用TSMC 0.18 μm工艺,测试结果验证了该设计的有效性.     

高性能集成电路在片ESD保护设计与评价

本文详细介绍了在片静电泄漏(ESD)保护设计的各种技术,包括 ESD 测试模式,ESD 失效机理,ESD 保护结构,ESD 器件模拟,ESD 模拟,ESD 版图设计,ESD 与内部电路的接口等,并给出了 ESD 设计检查清单。     

IC设计中的ESD保护技术探讨

ESD是集成电路设计中最重要的可靠性问题之一。IC失效中约有40%与ESD/EOS(电学应力)失效有关。为了设计出高可靠性的IC,解决ESD问题是非常必要的。文中讲述一款芯片ESD版图设计,并且在0.35μm 1P3M 5V CMOS工艺中验证,成功通过HBM-3000V和MM-300V测试。这款芯片的端口可以被分成输入端口、输出端口、电源和地。为了达到人体放电模型(HBM)-3000V和机器放电模型(MM)-300V,首先要设计一个好的ESD保护网络。解决办法是先让ESD的电荷从端口流向电源或地,然后从电源或地流向其他端口。其次,给每种端口设计好的ESD保护电路,最后完成一张ESD保护电路版图。     

准确把握形势任务实现平稳较快增长

当前，国际金融危机的影响仍在蔓延，电信重组和3G牌照发放带来的效应不断显现．电信业既面临严峻的形势，也迎来一些难得的历史机遇。全行业要坚持以科学发展观为指导．准确把握当前的形势任务，克服困难，坚定信心．切实抓好各项重点工作，努力实现平稳较快增长，为“保增长、保民生、保稳定”作出积极的贡献。     

完善机制：从传统国有工厂到现代国有企业集团

本文基于国有企业集团发展的历程研究，分析国有企业集团的公司治理特殊性，区分了“所有者与所有者代表”，“所有者与出资人”两个概念，提出了完善国有企业集团机制改革与公司治理的“内外主体平衡论”的理论。最后在此基础上，就当前国有企业集团机制改革中“外派董事与外派监事制度”这一应对措施及实施中应注意的问题进行了相关分析，这些都对电信央企具有一定的借鉴意义。     

地方政府重视TD 利好产业发展

根据数据统计,到目前为止,全球移动用户已接近40亿户,除了亚太及欧美一些国家在极力地推动3G发展,大部分地区还在推广以话音为主的业务。目前在中国3G也得到了快速发展,由于技术的驱动．特别是TD产业发展和应用,大大地推动了3G的发展,让3G真正能够满足现在社会和用户的需求。现在全球3G用户占40亿移动用户的10％-11％左右,这说明3G的发展还有更广阔的前景。     

基础设施共建共享亟待标准出台

2008年11月21日,由中国通信学会主办,《中国通信》编辑部承办的电信基础设施共建共享研讨会在北京召开(http://www.ezcom.cn/meeting/gxgj2008/index.htm),会上,来自政府、运营企业、科研院所、海外研究机构的各方专家,针对共建共享中涉及的政策、法律、运营模式等问题展开了深入交流。本期我们特别选择了其中有代表性的观点,以飨读者。     

建立多层次、立体化的监管运行模式

应探索建立以政府行业监管机构为核心,反垄断执法机构为伙伴,行业协会、用户协会为辅助,企业自律为基础的多层次、立体化的监管运行模式。     

基于IP网络的集群通信系统联网解决方案

 随着IP技术的发展及IP网络的普及,以及国内专业用户对集群通信系统功能需求的不断提高,针对国内目前公安无线集群通信的现状以及各地市间公安通信网络的建设情况,提出了一种基于IP网络的集群系统联网的解决方案。该方案应用了局域网互联、IP软交换、IGMP组播、VoIP、大型联网中心数据库等先进技术,实现省、地市、县三级集群系统的漫游联网;同时提出了基于异型网关的不同厂家集群系统互联的解决方案。