高速和资源节约型数据加密算法设计

介绍了3DES数据加密算法(DDA)的原理,针对利用FPGA硬件实现3DES算法,给出了一种可进化IP核的具体设计思想,采用可重构电路节省器件内部资源,并采用有限状态机设计技术从而实现数据高速安全传输。本设计是在ALTERA公司的Quartus II环境下实现的,并成功下载到支持电路部分重构的Xilinx Virtex II系列器件中的XC2V1500芯片中。     

使用可进化核在线进化算法级数字硬件系统

提出一种基于可进化实时可参数化核(RTP核)的算法级数字硬件在线进化设计方法,可根据用户设计实时改变软IP核的功能.给出可进化RTP核的概念和模型,并以HDB3编码器设计为例,给出可进化RTP核的进化设计方法和基于可进化RTP核的数字系统设计方法.使用可进化RTP核可以实现任意算法级数字硬件系统的在线进化、自适应与自修复,为进化硬件的工程应用提供了一种可行的实现方法.     

基于混沌搜索的思维进化算法

针对思维进化算法中的产生初始种群的盲目随机性和冗余性以及现有搜索方式易陷入局部最优的问题,将混沌优化和思维进化算法结合,提出了一种基于混沌搜索的思维进化算法（Chaos Mind Evaluation Algorithm,CMEA）。该算法在进化的不同阶段引入混沌优化操作,利用混沌的遍历性提高算法的收敛速度,克服了早熟现象,同时利用思维进化算法的记忆特性和当代最优解指导混沌搜索,提高算法的搜索能力。仿真结果表明,与标准思维进化相比,该算法优化能力强,能有效地避免局部收敛,具有更快的收敛速度。     

基于进化算法的影片递送问题求解

影片递送问题(FDP)是组合优化的一个新问题,它比旅行商问题(TSP)复杂得多.在进化算法的基础上,提出了一种求解FDP问题的算法(IEA).介绍了算法的设计与实现过程,并设计多种类型实例试验.实验结果表明,该算法能精确、快速的解决FDP问题.     

解决高维优化问题的差分进化算法

针对高维优化问题难以解决并且优化耗费时间长的问题,提出了一种解决高维优化问题的差分进化算法。将协同进化思想引入到差分进化领域,采用一种由状态观测器和随机分组策略组成的协同进化方案。其中,状态观测器根据搜索状态反馈信息适时地调用随机分组策略重新分组;随机分组策略将高维优化问题分解为若干较低维的子问题,而后分别进化。该方案有效地增强了算法解决高维优化问题的搜索速度和搜索能力。经典型的实例测试,并与其他一流差分进化算法比较,实验结果表明:所提算法能有效地求解不同类型的高维优化问题,在搜索速度方面有明显提升,尤其对可分解的高维优化问题极具竞争力。     

基于量子进化算法的层次型SOC测试结构优化

以减少系统芯片SOC测试时间为目标,研究了层次型SOC的多层次TAM优化问题。根据嵌入式IP核的分类,将层次型SOC测试结构优化转变成了平铺型SOC测试结构优化,并建立了基于量子进化算法的数学模型。通过对群体的观测,决定IP核在测试访问机制上的分配以及当前群体中的最佳个体,实现了包含TAM-ed且wrapped的嵌入式核的层次型SOC测试结构优化。针对国际标准片上系统芯片验证表明,与GA、ILP和启发式算法相比,该算法能够获得更短的测试时间。     

解决高维优化问题的差分进化算法

针对高维优化问题难以解决并且优化耗费时间长的问题,提出了一种解决高维优化问题的差分进化算法。将协同进化思想引入到差分进化领域,采用一种由状态观测器和随机分组策略组成的协同进化方案。其中,状态观测器根据搜索状态反馈信息适时地调用随机分组策略重新分组;随机分组策略将高维优化问题分解为若干较低维的子问题,而后分别进化。该方案有效地增强了算法解决高维优化问题的搜索速度和搜索能力。经典型的实例测试,并与其他一流差分进化算法比较,实验结果表明:所提算法能有效地求解不同类型的高维优化问题,在搜索速度方面有明显提升,尤其对可分解的高维优化问题极具竞争力。     

广播网络病毒进化模型算法研究

病毒进化优化对计算机或生物病毒在网络系统中的扩散过程进行研究,是在有限网络资源情况下对病毒进化速度进行控制和研究网络用户如何被感染的行为。病毒进化优化通过连通图上的动态概率系统来建模,传统的病毒进化模型中对于病毒的进化模型进行描述时,需要解决一个以非负矩阵的谱半径为优化目标的非凸优化问题。基于此,提出了两类新的近似算法：第一种算法基于连续凸近似,为次优算法,但计算速度较快;第二种为基于分支定界的全局最优计算方法,通过非负矩阵的关键不等式获取全局最优解。通过和传统的进化模型进行仿真实验,仿真实验结果表明,新的算法能够使病毒进化过程收敛到全局最优值,并且在不同网络环境下均具有快速的收敛性能。     

优化网络入侵特征库的量子进化算法

针对网络入侵检测系统中入侵特征库的性能普遍较差的缺点,提出了一种优化网络入侵特征库的改进量子进化算法（IQEA）。采用特征向量表示染色体结构,借鉴小生境协同进化思想初始化种群,以个体的匹配程度设计适应度函数,使用动态更新和“优体交叉”策略进化种群。仿真实验表明,IQEA的寻优能力和收敛速度均优于量子进化算法和进化算法,经IQEA优化后的入侵特征库,检测能力强,并具有较好的自适应性。     

多因子进化算法研究进展

多因子优化是一类新的优化问题。多因子进化算法受到多因子遗传模型的启发,利用进化个体的单一种群,能够同时求解跨域的多个优化问题。它属于一种文化基因算法,是智能计算领域新近涌现的研究热点。介绍了多因子进化算法的生物学基础、算法流程,以及文化基因算法的基本概念。然后从工作机理、算法改进、典型应用领域等角度,系统总结了前人的理论和应用成果。最后,指出了将来研究所面临的若干挑战和机遇,以推动学科发展。     

可进化芯片的FPGA接口设计与实现

针对FPGA IP核在可进化可编程系统芯片(SoPC)中嵌入时存在FPGA IP核端口时序控制和位流下载的问题,实现一种适用于可进化SoPC芯片的FPGA接口。该FPGA接口使用异步FIFO、双口RAM的结构和可扩展的读/写命令传输方式来实现FPGA IP核与系统的异步通信。嵌入式CPU可以通过FPGA接口实现FPGA IP核的片内位流配置。FPGA接口中的硬件随机数发生器实现进化算法的硬件加速。使用自动验证平台与FPGA原型验证平台对FPGA接口进行验证来实现验证的收敛。测试结果表明,FPGA接口成功实现了嵌入式CPU与FPGA IP核的通信,完成芯片内的进化。     

Evolvable Reasoning Hardware: Its Prototyping and Performance Evaluation

In this paper, we propose evolvable reasoning hardware and its design methodology. In the proposed design methodology, case databases of each reasoning task are transformed into truth tables, which are evolved to extract rules behind the past cases through a genetic algorithm. Circuits for the evolvable reasoning hardware are synthesized from the evolved truth-tables. Parallelism in each task can be embedded directly in the circuits through the direct hardware implementation of the case databases. We developed the evolvable reasoning hardware prototype using Xilinx Virtex FPGA chips and applied it to the English-pronunciation-reasoning (EPR) task. The evolvable reasoning hardware for the EPR task was implemented with 270K gates, achieving an extremely high reasoning speed of less than 300 ns/phoneme. It also achieved a reasoning accuracy of 82.1% which is almost the same accuracy as NETTalk in neural networks and MBRTalk in parallel AI.     

面向卷积神经网络的高并行度FPGA加速器设计

大多数基于卷积神经网络（CNN）的算法都是计算密集型和存储密集型的,很难应用于具有低功耗要求的航天、移动机器人、智能手机等嵌入式领域。针对这一问题,提出一种面向CNN的高并行度现场可编程逻辑门阵列（FPGA）加速器。首先,比较研究CNN算法中可用于FPGA加速的4类并行度;然后,提出多通道卷积旋转寄存流水（MCRP）结构,简洁有效地利用了CNN算法的卷积核内并行;最后,采用输入输出通道并行+卷积核内并行的方案提出一种基于MCRP结构的高并行度CNN加速器架构,并将其部署到XILINX的XCZU9EG芯片上,在充分利用片上数字信号处理器（DPS）资源的情况下,峰值算力达到2 304 GOPS。以SSD-300算法为测试对象,该CNN加速器的实际算力为1 830.33 GOPS,硬件利用率达79.44%。实验结果表明,MCRP结构可有效提高CNN加速器的算力,基于MCRP结构的CNN加速器可基本满足嵌入式领域大部分应用的算力需求。     

面向存储器核的内建自测试

存储器内建自测试是当前针对嵌入式随机存储器测试的一种经济有效的途径。它实质是BIST测试算法在芯片内部的硬件实现,形成“片上BIST测试结构999作为E-RAM核与芯片系统其他逻辑电路的接口,负责控制功能,实现片上E-RAM的自动测试。根据一个实际项目,本文介绍了MBIST的整体设计过程,并针对测试开销等给出了定量和定性的讨论。     

一种Zynq SoC片内硬件加速的二维傅里叶变换

由于二维傅里叶变换计算量大,会导致在嵌入式应用过程中速度过慢.为此本文实验了一种基于Xilinx Zynq芯片的片内硬件加速实现方式,主要利用片内的可编程逻辑资源来完成变换过程中的大量计算,利用片内的处理器系统完成整个算法实现过程中的数据传输与调度.在获得FPGA提供的并行计算的速度优势同时,又保留了处理器系统软件开发的灵活性.借助于Xilinx提供的一维快速傅里叶变换IP核与Xillybus提供的总线方案,本文的实验通过软硬件结合的方式实现了二维傅里叶变换算法,与OpenCV计算比较,计算速度显著提高.     

硬件进化中演化算法的研究及应用

详细介绍了硬件进化的概念,硬件进化的原理与实现思想,遗传算法与蚁群算法动态融合的基本原理,融合后算法中遗传算法及蚁群算法规则.融合过程中遗传算法与蚁群算法动态衔接问题以及融合后的算法在硬件进化中的应用过程.最后,分析了通过该算法进化后硬件的进化应用前景.     

区域填充扫描线算法的硬件设计与实现

在图形处理器(GPU)的研究中,提高图形加速器的描绘速度,特别是提高区域填充的效率是一个关键技术。采用软件实现区域填充,速度慢,限制了图形加速器效率的提高。本文采用一种改进的区域填充扫描线算法,设计了具体的硬件实现方法,并将其应用于一个完整的2D图形加速器系统,提高了加速器的效率,最终在Altera的cycloneII系列开发板上进行了验证。     

Evolvable hardware techniques for on-chip automated reconfiguration of programmable devices

While complete automated design is a harder problem than computer-assisted design, automated hardware reconfiguration is an even more challenging problem, because it needs to adjust to limited resources and various factors, such as noise and parasitic capacitance, a resistance and inductance. This paper presents some experimental results of on-chip automated design and reconfiguration using evolvable hardware techniques. It describes a stand-alone board level evolvable system, and its use to demonstrate on-chip synthesis of new circuits in only a few seconds. The experiments presented here indicate a recovery capability in the case of extreme environmental conditions, such as extreme temperatures, that adversely affect electronics. Some of the difficulties of dealing with the real hardware are exposed, as well as challenges more generally related to automated evolution of complex electronic systems.The work described in this paper was performed at the Center for Integrated Space Microsystems, Jet Propulsion Laboratory, California Institute of Technology and was sponsored by the Defense Advanced Research Projects Agency and by the National Aeronautics and Space Administration.     

FPGA implementation of extended Kalman filter for SOC estimation of lithium‐ion battery in electric vehicle

A FPGA implementation for a model‐based state of charge (SOC) estimation is described in this paper. A Thevenin equivalent circuit model is designed for SOC estimation. The extended Kalman filter (EKF) is designed to complete the SOC estimation, and the error is within 1 % . The FPGA is chosen to achieve realtime SOC estimation. A fast matrix method is proposed to improve the calculation speed of the EKF in FPGA because the EKF algorithm requires many matrix operations. In addition, the embedded system based on the FPGA with a system on a programmable chip (SOPC) technique is built using the Qsys platform in Quartus II. Based on the embedded system, an online testing platform is established to monitor the terminal voltage and load current of the experimental battery in real time; experimental results show that the online SOC estimation is successful. The measurement results show that the FPGA embedded scheme of the EKF allows for successful implementation of the SOC estimation with accuracy and speed. The fast matrix method requires 0.00007 s to implement the SOC estimation and is four times faster than the conventional matrix method.     

A CMOS feedforward neural-network chip with on-chip parallel learning for oscillation cancellation

The paper presents a mixed signal CMOS feedforward neural-network chip with on-chip error-reduction hardware for real-time adaptation. The chip has compact on-chip weighs capable of high-speed parallel learning; the implemented learning algorithm is a genetic random search algorithm: the random weight change (RWC) algorithm. The algorithm does not require a known desired neural network output for error calculation and is suitable for direct feedback control. With hardware experiments, we demonstrate that the RWC chip, as a direct feedback controller, successfully suppresses unstable oscillations modeling combustion engine instability in real time.