DSP基的Reed—Solomon编／译码器设计与实现

本文通过对Reed-Solomon编码／译码器各种可实现方法的比较，参照项目的低速率无线通信，芯片面积最小，低功耗的要求，提出了一种DSP基的Reed-Solomon编译码器的设计方法（RS－DSP）。     

一种RS码编译码器的FPGA实现方法

介绍了RS[255,223]编译码器的FPGA设计和基于线形反馈移位寄存器的编码器设计,以及由伴随式计算、关键方程求解、钱氏搜索、Forney算法等功能模块组成的译码器。为了实现简单高效的译码器,给出了一种改进的BM算法,该算法避免了求逆运算,提高了译码器处理速度及其硬件可实现性,并给出了仿真时序图。     

DSP基的Reed-Solomon编/译码器设计与实现

本文通过对Reed-Solomon编码/译码器各种可实现方法的比较, 参照项目的低速率无线通信,芯片面积最小,低功耗的要求,提出了一种DSP基的Reed-Solomon编译码器的设计方法(RS—DSP)。     

二进制译码器逻辑功能的Multisim仿真方案

介绍了用Multisim仿真软件分析二进制译码器工作过程的方法,即用Multisim仿真软件中字组产生器产生二进制译码器的使能控制信号和地址输入信号。字组产生器的字组内容反映二进制译码器输入端的不同输入情况,用Multisim中逻辑分析仪多踪同步显示二进制译码器的各个输入信号及输出信号波形,可直观描述二进制译码器的译码工作过程。该方法解决了二进制译码器的工作波形无法用电子实验仪器进行分析验证的问题。     

基于FPGA的RS(255,239)编译码器

编码是一种具有较强纠错能力的多进制BCH编码,其既可纠正随机错误,又可纠正突发错误。RS编译码器广泛应用于通信和存储系统,为解决高速存储器中数据可靠性的问题,文中提出了RS编码的实现方法,并对编码进行了时序仿真。仿真结果表明,该译码器可实现良好的纠错功能。     

基于VHDL语言的译码器设计

在介绍译码器工作原理的基础上,介绍了用VHDL语言实现译码器的设计方案,给出了用VHDL语言实现译码器的源程序,并用Max+plusII工具软件对其进行了模拟仿真验证。     

5G LDPC码译码器实现

该文介绍了5G标准中LDPC码的特点，比较分析了各种译码算法的性能，提出了译码器实现的总体架构:将译码器分为高速译码器和低信噪比译码器。高速译码器适用于码率高、吞吐率要求高的情形，为译码器的主体；低信噪比译码器主要针对低码率、低信噪比下的高性能译码，处理一些极限情形下的通信，对吞吐率要求不高。分别对高速译码器和低信噪比译码器进行了设计实践，给出了FPGA综合结果和吞吐率分析结果。     

根据估算SNR计算Viterbi译码器的分支度量

传统的Viterbi译码器是用欧式距离计算分支度量算法的，如果用估算的SNR来计算分支度量，译码器的性能会有较大提高。信道的SNR是根据接收到的信号进行估算的，文中提出了两种SNR的估算方法：仿真结果说明，与传统的欧式距离计算分之度量相比，采用第二种算法更便于实现，性能比用传统算法提高了很多。     

基于前向多层神经网络的分组码译码器设计

把最大相关译码与神经网络神经元的内积特性及吸引域有机地联系起来,连接权决定译码码字,阈值设定决定神经元的纠错范围,从而形成一种可用于硬判决及软判决译码的神经译码器,并在理论上证明了此译码器可在ＤＭＣ信道的纠错能力范围内实现零错误概率硬判决译码,也可实现与最小欧几里德距离译码相当的软判决译码,并能在检错范围内检错。     

高速Viterbi译码器的FPGA实现

提出了一种高速Viterbi译码器的FPGA实现方案。该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度，并且利用大数判决准则和对译码器各个部分的优化设计，减少了硬件消耗。译码器的最高输出数据速率可以达到90Mbps。译码器的性能仿真和FDGA实现验证了该方案的可行性。     

基于FPGA的RS译码器实现

RS码以强大的纠错能力得到广泛的应用，以往的译码器的硬件实现总是很复杂，资源利用较多，译码周期也较长．文中采用Blahut算法，先用MATLAB进行了软件仿真，并验证了算法的正确性，然后用FPGA实现了RS（31，15）译码器的设计．在硬件设计中优化了原来的电路结构，减少了一个迭代周期，从而一定程度上提高了译码器的译码速度，而FPGA实现复杂度也较低．     

译码器在数字电路设计中的应用

译码器在数字系统中具有重要的地位,它除了常为其它集成电路产生片选信号之外,还可以作为数据分配器、函数发生器用。以TTL系列中规模芯片3/8线译码器74HC138为例介绍了译码器在电路设计中的应用。     

MIMO-OFDM中的高阶Viterbi译码器的研究

对MIMO—OFDM系统和Viterbi译码器算法作为最流行的卷积码解码方案进行了探讨。对Viterbi译码器进行进一步的优化设计以及降低其复杂性和功耗等方面的问题进行了探讨。提出用分支对称的特性来进一步降低Viterbi译码器的计算复杂度。     

基于AT89S52单片机的无线抢答记分系统的设计与制作

无线抢答记分系统以AT89S52/51单片机为控制核心,主持人电路可实现有效抢答信号的无线译码接收与识别显示、抢答倒计时、答题倒计时、提示报警等功能,选手电路可实现抢答信号的编码与无线发送、分数数据的无线译码接收显示,主持人和选手之间通信采用UM3758-108A编译码器和红外发送接收模块配合实现。     

一种新的格形码译码器

本文讨论的格形码译码器是在维特比译码的基础上发展起来的，适宜用超大规模集成电路实现。     

基于Goertzel算法的选呼译码FPGA模块设计

选呼译码器是民航飞机的关键航电设备之一。针对传统选呼译码设备体积大、功耗高、可靠性相对低等不足,提出了一种基于FPGA芯片的选呼译码解决方案。Goertzel算法作为一类快速DFT算法,可高效解算DTMF信号中功率较大的频率点,己成为选呼译码的主流算法。将Goertzel算法嵌入FPGA芯片,可实现选呼译码器的高度集成化并降低功耗。结果表明,提出的基于FPGA的解决方案对新一代小型化选呼译码设备研发具有较好的参考价值。     

时域Reed—Solomon译码器及其在FPGA上的实现

基于Blahut提出的RS（Reed-dSolomon）码时域译码算法,提出了一种时域RS译码器,详细讨论了FPGA（现场可编程门阵列）实现该译码器的过程,并以六进制RS(63,47）码为例对用FPGA实现的RS译码器性能进行了分析,该译码器输入码流速率可达6Mbit/s,占用的FPGA（Spartan Ⅱ系列）的资料不到相应频译译码器的一半。     

RS(256,252)译码过程中的乘法器和除法器

详细介绍了在设计RS（256，252）译码器过程中所用的乘法器和除法器，两种器件具有规则的结构，有利于用VLSI硬件电路来实现。     

一种高速Viterbi译码器的优化设计及Verilog实现

文章设计了一种高速Viterbi译码器，该设计基于卷积码编码及其Viterbi译码原理，完成了Viterhi译码的核心单元算法的优化，并采用Verilog语言编程实现了卷积码编码器和译码器。仿真和综合的结果表明本文设计的译码器速率达50Mbit／s，同时译码器的电路规模也通过算法得到了优化。     

全光CDMA编译码器

主要介绍了几种全光CDMA编译码器，即质数编译码器、梯形网络编译码器和光谱编译码器。着重讨论了它们的原理、特性和应用前景。