具有部分n埋层的高压SJ-LDMOS器件新结构

针对衬底辅助耗尽效应降低常规super junction LDMOS(SJ-LDMOS)击穿电压的不足,提出了一种新的具有部分n埋层的高压SJ-LDMOS器件结构.通过该部分n埋层,不仅补偿了由于衬底辅助效应所致的电荷不平衡现象,实现了高的击穿电压,而且该埋层在器件正向导通时为电流提供了辅助通道,减小了器件导通电阻.分析了器件结构参数和参杂对器件击穿电压和导通电阻的影响,结果表明文中所提出的新结构具有高的击穿电压、低的导通电阻以及较好的工艺容差等特性.此外,该结构与智能功率集成技术兼容.     

横向超结器件衬底辅助耗尽效应的研究与展望

横向超结双扩散MOS (SJ-LDMOS)的性能优越,在高压集成电路和功率集成电路中具有广阔的应用前景,而衬底辅助耗尽效应是制约横向超结功率器件性能的重要因素之一.分析了SJ-LDMOS衬底辅助耗尽效应的产生机理,总结了当前国内外消除SJ-LDMOS衬底辅助耗尽效应的技术,比较了各种技术的比导通电阻与击穿电压的关系.最后,从设计技术、工艺及理论模型三个方面,对横向超结器件的发展方向进行了展望.     

具有分段P型埋层的Triple-RESURF LDMOS

提出了一种具有分段P型埋层的Triple-RESURF LDMOS(SETR LDMOS)。该结构将传统Triple-RESURF LDMOS(TR LDMOS)中均匀掺杂的P埋层漏端一侧做分段处理,使漂移区中P型杂质从源端到漏端呈现出近似阶梯掺杂的分布。这种优化能够平衡漏端底部剧烈的衬底辅助耗尽效应,提升器件的耐压性能;同时,器件正向导通状态下,对电流的传输路径也没有形成阻碍,能够维持较低的比导通电阻。流片结果表明,在漂移区长度均为65μm的情况下,SETR LDMOS的击穿电压能达到813 V,比传统TR LDMOS的击穿电压高51 V,且比导通电阻维持在7.3Ω·mm²。     

一种带埋层的超低比导通电阻槽型LDMOS

提出了一种带n型浮空埋层的超低比导通电阻的变k槽型LDMOS(TLDMOS)。新结构在漂移区内引入变介电常数(VK)的深槽结构和自驱动的U型p区,不仅可提高漂移区的掺杂浓度,还可优化体内电场分布。衬底中引入的n埋层在器件阻断时进一步调制漂移区的电场分布。同时,额外p衬底/n埋层结的引入提高了LDMOS的纵向耐压。导通时,由于集成低压电源施加于U型p区,在其周围产生的电子积累层使器件在不增加栅电荷的情况下显著降低了比导通电阻(Ron,sp)。仿真结果表明,与传统TLDMOS相比,在相同元胞尺寸下,新结构的击穿电压提高了59.3%,Ron,sp降低了86.3%。     

衬底偏压对硅基高压器件新结构击穿电压特性的影响

提出基于衬底偏压技术的double RESURF结构,称为Sb double RESURF LDMOS。在n型衬底和n型漂移区之间嵌入p型外延层,阻挡器件阻断状态下的纵向电流通路,改变体内电场分布。衬底偏压加强漂移区电荷共享效应,降低漏极下方纵向电场峰,该技术对提高薄漂移区横向功率器件的纵向击穿电压尤其重要。结果表明,在保持较小导通电阻下,该结构较常规LDMOS击穿电压提高97%。     

埋层深度对Triple-RESURF LDMOS纵向电场和击穿电压的影响

研究了P埋层深度对体硅 Triple-RESURF LDMOS纵向电场和击穿电压的影响。分析表明,当P型埋层靠近器件表面时,纵向电场平均值较小,击穿电压较低;当P型埋层靠近衬底时,优化漂移区浓度较低,器件比导通电阻较大;当P型埋层位于漂移区中部时,器件的BV2/Rs,on设计优值最大。指出了P型埋层在漂移区不同区域时击穿点的位置,以及对应的漂移区浓度取值范围,为横向高压Triple-RESURF LDMOS的设计提供了参考。     

一种超低比导通电阻的L型栅漏极LDMOS

提出了一种具有超低比导通电阻的L型栅漏极LDMOS器件。该器件在两个氧化槽中分别制作L型多晶硅槽栅。漏极n型重掺杂区向下延伸,与衬底表面重掺杂的n型埋层相接形成L型漏极。L型栅极不仅可以降低导通电阻,还具有纵向栅场板的特性,可有效改善表面电场分布,提高击穿电压。L型漏极为电流提供了低阻通路,降低了导通电阻。另外,氧化槽折叠漂移区使得在相同耐压下元胞尺寸及导通电阻减小。二维数值模拟软件分析表明,在漂移区长度为0.9 μm时,器件耐压达到83 V,比导通电阻仅为0.13 mΩ·cm²。     

高阻衬底上具有n+浮空层的横向Super Junction MOSFETs

提出了一种具有n+浮空层的横向super junction结构,此结构通过磷或砷离子注入在高阻衬底上形成n+浮空层来消除传统横向super junction结构中的衬底辅助耗尽效应.这种效应来源于p型的衬底辅助耗尽了super junction区的n型层,使p与n之间的电荷不能平衡.n+层的REBULF效应通过使漏端电场减小,体电场重新分布而使新结构中的衬底承担了更多的电压.结果表明这种结构具有高的击穿电压、低的导通电阻和漂移区中电荷平衡的特点.     

埋层低掺杂漏SOI高压器件的击穿电压

提出一种具有埋层低掺杂漏(BLD)SOI高压器件新结构。其机理是埋层附加电场调制耐压层电场,使漂移区电荷共享效应增强,降低沟道边缘电场,在漂移区中部产生新的电场峰。埋层电中性作用增加漂移区优化掺杂浓度,导通电阻降低;低掺杂漏区在漏极附近形成缓冲层,改善漏极击穿特性。借助二维半导体仿真器MEDICI,研究漂移区浓度和厚度对击穿电压的影响,获得改善击穿电压和导通电阻折中关系的途径。在器件参数优化理论的指导下,成功研制了700V的SOI高压器件。结果表明:BLD SOI结构击穿电压由均匀漂移区器件的204V提高到275V,比导通电阻下降25%。     

带p埋层表面注入硅基LDMOS模型与优化

提出一种带p埋层的表面注入硅基LDMOS高压器件新结构,称为BSI LDMOS(surface implanted LDMOS with p buried layer).通过表面注入n 薄层降低导通电阻,p埋层不但改善横向表面电场分布,提高击穿电压,而且增大漂移区优化浓度.求解电势的二维Poisson方程,获得表面电场和击穿电压的解析式,研究结构参数对表面电场和击穿电压的影响,数值与解析结果吻合较好.结果表明:与常规结构相比较,BSI LDMOS大大改善了击穿电压和导通电阻的折衷关系.     

RESURF LDMOSFET with a trench for SOI power integrated circuits

A new structure of RESURF LDMOSFET is proposed, based on silicon-on-insulator, to improve the characteristics of the breakdown voltage and the specific on-resistance, where a trench is applied under the gate in the drift region. A trench is used to reduce the electric field under the gate when the concentration of the drift region is high, thereby increasing the breakdown voltage and reducing the specific on-resistance. Detailed numerical simulations demonstrate the characteristics of this device and indicate an enhancement on the performance of the breakdown voltage and the specific on-resistance in comparison with an optimal conventional device with LOCOS under the gate.     

具有L型栅极场板的双槽双栅绝缘体上硅器件新结构

为了降低绝缘体上硅（SOI）功率器件的比导通电阻,同时提高击穿电压,利用场板（FP）技术,提出了一种具有L型栅极场板的双槽双栅SOI器件新结构.在双槽结构的基础上,在氧化槽中形成第二栅极,并延伸形成L型栅极场板.漂移区引入的氧化槽折叠了漂移区长度,提高了击穿电压;对称的双栅结构形成双导电沟道,加宽了电流纵向传输面积,使比导通电阻显著降低;L型场板对漂移区电场进行重塑,使漂移区浓度大幅度增加,比导通电阻进一步降低.仿真结果表明：在保证最高优值条件下,相比传统SOI结构,器件尺寸相同时,新结构的击穿电压提高了123%,比导通电阻降低了32%;击穿电压相同时,新结构的比导通电阻降低了87.5%;相比双槽SOI结构,器件尺寸相同时,新结构不仅保持了双槽结构的高压特性,而且比导通电阻降低了46%.     

高压CoolMOS的准饱和效应分析及优化设计

分析了利用多次外延/离子注入工艺方法制造的高压CoolMOS(>650 V)的准饱和现象,与普通的低压CoolMOS的准饱和现象进行了对比.结果发现,准饱和首先发生在N-Pillar的底部,分析了这种现象产生的原因.为了改善器件的准饱和效应,提出一种简单的优化结构,在几乎不改变器件的导通电阻和击穿电压的前提下,使器件的开态准饱和电流提高了约40%,并且利用仿真软件Sentaurus Device进行了模拟仿真.     

非均匀厚度漂移区SOI高压器件及其优化设计

提出非均匀厚度漂移区SOI高压器件新结构及其优化设计方法. 非均匀厚度漂移区调制SOI层的电场并增强埋层电场,从而提高器件击穿电压. 考虑到这种调制效应,提出解析模型用以优化设计该新器件的结构参数. 借助解析模型,研究了电场分布和器件击穿电压与结构参数的关系. 数值仿真证实了解析模型的正确性. 具有3阶梯的非均匀厚度漂移区SOI器件耐压为常规结构SOI器件的2倍,且保持较低的导通电阻.     

非均匀厚度漂移区SOI高压器件及其优化设计

提出非均匀厚度漂移区SOl高压器件新结构及其优化设计方法.非均匀厚度漂移区调制SOI层的电场并增强埋层电场,从而 提高器件击穿电压.考虑到这种调制效应.提出解析模型用以优化设计该新器件的结构参数.借助解析模型,研究了电场分布和器件击穿电压与结构参数的关系.数值仿真'证实了解析模型的正确性.具有3阶梯的非均匀厚度漂移区SOl器件耐压为常规结构SOl器件的2倍,且保持较低的导通电阻.     

高k介质阶梯变宽度SOI LDMOS

本文提出了一种具有高k介质阶梯变宽度结构的新型的SOI LDMOS器件,该器件通过在漂移区内引入介质区域使得漂移区的宽度呈阶梯变化.借助三维器件仿真软件DAVINCI对其势场分布及耐压特性进行了深入分析.首先,阶梯变宽度结构能够在漂移区内引入新的电场峰值来优化势场分布,提高击穿电压.其次,采用高k材料作为侧壁介质区域可以进一步优化漂移区内势场分布,并提高漂移区浓度来降低导通电阻.结果表明,与常规结构相比,新器件的击穿电压可提高42%,导通电阻可降低37.5%,其FOM优值是常规器件的3.2倍.     

薄型双漂移区高压器件新结构的耐压分析

提出与CMOS工艺兼容的薄型双漂移区(TD)高压器件新结构.通过表面注入掺杂浓度较高的N-薄层,形成不同电阻率的双漂移区结构,改变漂移区电流线分布,降低导通电阻;沟道区下方采用P离子注入埋层来减小沟道区等位线曲率,在表面引入新的电场峰,改善横向表面电场分布,提高器件击穿电压.结果表明:TD LDMOS较常规结构击穿电压提高16%,导通电阻下降31%.     

A novel trench gate floating islands power MOSFET (TG-FLIMOSFET): Two-dimensional simulation study

Novel trench gate floating islands MOSFET (TG-FLIMOSFET) designed using the concept of “Opposite Doped Buried Regions” (ODBR) and floating islands (FLI) along with trench gate technology is proposed and verified using two-dimensional simulations. The conventional FLIMOSFET experimentally demonstrated recently, although offers lowest on-resistance in the low voltage range, however, suffers from quasi-saturation effect like any other power MOSFETs. The proposed TG-FLIMOSFET demonstrated to obtain about 30% reduction in peak electric field in drift region of the proposed device. TG-FLIMOSFET also demonstrates quasi-saturation free forward and transconductance characteristics, improved synchronous rectifying characteristics, identical breakdown voltage, reduced on-resistance and increased transconductance ‘gm’ when compared with the conventional FLIMOSFET for various trench geometries. The proposed device breaks the limit set by the conventional FLIMOSFET approximately by a factor of 10. A possible process flow sequence to fabricate the proposed device commercially by integrating multi-epitaxial process with trench gate technology is also presented.     

Optimization of high voltage LDMOSFETs with complex multiple-resistivity drift region and field plate

An improved high voltage LDMOSFET with multiple-resistivity drift region is proposed. Using the 2-D process simulator TSUPREM4 and device simulator MEDICI, we design a conventional LDMOSFET optimized for breakdown voltage. Then multiple-resistivity drift region is incorporated, with optimized thickness and doping concentration to reduce specific on-resistance while the breakdown voltage is not degraded. To further improve the device performance, we apply a field plate above the drift region to attract more electrons. Carrier concentration in the channel is increased, so drain current level is improved. The simulation result shows that the optimized complex structure, containing both multiple-resistivity drift region and a field plate, exhibits a 34.2% reduction in specific on-resistance with a mere 2.5% degradation of breakdown voltage compared to the standard LDMOSFET.