2010全新英特尔酷睿i7处理器至尊版发布

3月16日,英特尔公司推出了2010全新酷睿i7处理器至尊版Intel Core i7 980X处理器。这是世界上第一款基于32nm的6核12线程的处理器,是目前为止桌面级处理器中无可争议的性能王者,其核心代号为Gulftown,可以为数字内容创作、3D渲染、多任务处理和最新的     

基于Core i7处理器的高性能计算机主模块设计

为了提高基于Compact PCI的抗恶劣环境计算机的处理能力,提出了一种基于Intel Core i7低功耗双核处理器的Compact PCI计算模块的设计方法;该方法中包括了基于Intel Core i7低功耗双核处理器的计算模块的主要设计思路和实现过程;该方法通过采用In-tel Core i7 620LE处理器提高了计算机性能,采用热设计保证了被动散热的效果;该计算机主模块已经投入应用,在应用过程中取得了良好的效果。     

密码多核处理器互联结构研究与设计

为了提高多任务密码算法硬件实现的高效性,对密码算法的多核处理特征及多核互连结构设计基本定律——Amdahl定律进行了研究,提出了密码多核处理器的结构模型,并针对影响多核系统处理性能的参数进行了模拟及分析。基于分析结果,对通用多核处理器中常用的2D-Mesh互联结构进行了优化设计,并给出了优化方案的硬件实现。最后基于VCS仿真平台对设计方案进行了仿真验证。验证结果表明,相比于传统2D-Mesh结构,本方案具有较低的核间信息传递延迟,证明了改进方案的合理性。     

2010全新英特尔酷睿i7处理器至尊版发布

英特尔在3月16日推出了2010全新酷睿 i7处理器至尊版Intel Core i7980x处理器。这是世界上第一款基于32纳米的6核12线程的处理器,是目前为止桌面级处理器中无可争议的性能王者,其核心代号为Gulftown。     

WPP-L2:多核处理器中共享Cache低功耗路预测算法

针对片上多核处理器下的二级共享Cache的能耗问题提出了基于Cache划分的路预测Cache结构WPP-L2,该结构首先对共享Cache进行公平性划分,然后采用路预测的方法降低了预测命中和失效时各自的能耗开销。实验表明,在基本保持多核处理器性能的同时,8核处理器系统下WPP-L2Cache比基于路预测的L2Cache的能耗延迟乘积EDP(Energy Delay Product)平均下降24.7%,比传统的L2Cache的EDP平均下降66.1%,极大地降低了L2Cache功耗。     

OpenCMP：一个支持事务存储模型的多核处理器模拟器

CPU设计正在由仅开发指令级并行性的单线程单核结构转向利用线程级并行性的多线程多核结构，但至今还没有一个可移植性好并被广泛使用的开源多核处理器模拟器，限制了在这样的结构上开展高质量的研究工作。我们开发了一个多核处理器体系结构模拟器OpenCMP，用于支持当前和未来对多线程多核处理器体系结构关键技术的研究。该模拟器适当地抽象了多核处理器结构，为主流的多核处理器结构研究提供一个可扩展、灵活的模拟工具框架，包括支持对乱序、顺序的处理器核和同时多线程处理器核的模拟，以便对更大的多核设计空间进行比较性研究。本文以支持事务存储模型的多核处理器结构模拟器为例，详细描述了如何通过抽象多核结构和事务存储模型的最基本特性和组成部分，扩展单核处理器模拟器SimpleScalar，设计与实现一个多核处理器模拟器。初步研究表明，与现有的多核处理器模拟器相比，该模拟器能够较好地支持对事务存储模型和基于事务存储模型的多核处理器体系结构的研究．     

Pentium E的最佳搭档——华擎ConRoe1333-D667主板

英特尔酷睿2处理器有非常高的性能和较低的功耗，但是处理器售价一直高高在上。为了扩充Core产品线，最近英特尔推出了同样基于Core微架构的双核Pentium E和单核Celeron 4xx处理器。     

八核现世 Intel V8 Media Creation PC

去年十月,英特尔推出了业界第一颗Kentsfield核心四核处理器Core 2 Extreme QX6700。Kentsfield四核处理器采用的是将两颗Core 2 Duo核心封装在一块PCB板上的做法二级高速缓存利用率上的缺陷也让第一代四核处理器的性能受到了一定的制约。     

TMS320C6678多核DSP的核间通信方法

嵌入式应用中采用多处理系统所面临的主要难题是多处理器内核之间的通信。对Key-Stone架构TMS320C6678处理器的多核间通信机制进行研究,利用处理器间中断和核间通信寄存器,设计并实现了多核之间的通信。从系统的角度出发,设计与仿真了两种多核通信拓扑结构,并分析对比了性能。对设计多核DSP处理器的核间通信有一定的指导价值。     

众核处理器的共享一级指令缓存研究

众核处理器设计在芯片面积上受到了巨大挑战,如何将有限的芯片面积投入到运算能力中,是众核处理器体系结构研究的热点。聚焦众核处理器的指令缓存结构设计,研究通过在多核核心之间共享一级指令缓存,以获取指令系统及处理器流水线性能的提升。给出了共享指令缓存的结构设计,对该结构进行了节拍级精确的性能模拟,并通过RTL级代码的综合得到了面积开销和时序指标。测试结果表明,共享指令缓存可以降低11%~27%的缓存脱靶率,提升4%~7%的流水线性能。     

乱序超标量处理器核的功耗优化

为了追求更高的性能,处理器核的主频不断提升,处理器核的设计日益复杂,随之而来的是功耗问题越来越突出。除了在工艺级和电路级采用低功耗技术外,在逻辑设计阶段通过分析处理器核各个功能模块的特点并采用相应的技术手段,也可以有效降低功耗。对一款乱序超标量处理器核中功耗比较突出的模块——寄存器文件和再定序缓冲——进行了逻辑设计优化,在程序运行性能几乎不受影响的情况下明显减少了面积,降低了功耗。     

Proto-Perf：快速精确的通用处理器原型系统性能评估方法

性能验证及评估是通用处理器设计实现过程中最重要且必须实施的关键步骤之一.高效的通用处理器原型系统性能评估方法不仅可以帮助处理器设计人员在处理器设计阶段尽早地定位性能设计缺陷,而且还可以在设计流片前验证处理器能否达到性能设计预期.然而,对处理器原型系统进行完整的性能测试需要运行较长的时间,这样巨大的时间开销导致设计人员无法及时进行性能设计分析,进而导致处理器原型系统的性能评估成为整个项目的瓶颈.提出了一种快速精确的通用处理器原型系统性能评估方法Proto-Perf.Proto-Perf性能评估方法使用动态程序分析方法和基本块聚合技术抽取测试程序的特征程序片段进行测试,显著地缩短了性能测试时间.实验结果表明,相比于完整运行SPEC CPU2006 REF数据规模测试程序获得的性能数据,使用Proto-Perf测试得到的性能数据的绝对误差平均达到1.53％,其中最高达到7.86％.并且,对于实验中的每个程序,使用Proto-Perf方法进行测试的时间都明显缩短.     

基于安全风险的RTL级硬件木马验证研究

信息时代使得信息安全变得日益重要。攻击方为了获取想要的信息,除了使用软件方面的手段,如病毒、蠕虫、软件木马等,也使用硬件手段来威胁设备、系统和数据的安全,如在芯片中植入硬件木马等。如果将硬件木马植入信息处理的核心--处理器,那将风险更高、危害更大。然而,硬件木马位于信息系统底层核心的层面,难以被检测和发现出来。硬件木马是国内外学术界研究的热点课题,尤其是在设计阶段结合源代码的硬件木马检测问题,是新问题,也是有实际需要的问题。在上述背景下,围绕源代码中硬件木马的检测和验证展开了研究。基于硬件木马危害结果属性,在学术上提出基于安全风险的模型和验证规则,给出相应的描述形式,从理论上说明安全验证规则在减少验证盲目性、缩小可疑代码范围、提高评估效率的作用,实验表明,基于安全风险规则的验证,可以避免验证的盲目性和测试空间向量膨胀的问题,有效验证疑似硬件木马的存在和危害,对源代码安全评估是有一定效果的。     

基于TLM2.0的SPARC事务级建模

为提高可扩展处理器体系结构(SPARC)的设计抽象层次和仿真速度,设计一种符合第8版SPARC(SPARC V8)的事务级模型。该模型基于TLM2.0标准,采用解释型指令集仿真方法实现程序执行。通过构建验证环境,证明该事务级模型能够正确运行并跟踪SPARC V8程序,仿真速度比寄存器传输级提高2个数量级。     

一种基于收敛策略的国产CPU性能测试模型

测试国产高性能处理器,充分掌握国产处理器性能,对发挥国产CPU在我国重要工控领域的核心作用具有极其重要的作用.本文依托"核高基"国家科技重大专项,针对当前国产CPU软件库支持欠缺,各类基准测试集无法对国产处理器实现更为精准的性能评估的问题,提出一种基于收敛策略的国产CPU性能测试模型,设计起始运算规模评估模块,并采用三种模块综合评估处理器浮点运算性能,提高测试指标的准确性,运用模型良好的可移植性与测试方法的收敛性,在不同指令集架构的国产处理器下,实现CPU浮点运算、整数运算等多种性能的综合评估.本文选取龙芯2H1000和北大众志PKUnity-3-HD65分别进行模型验证,实验结果表明,该模型在评估国产CPU性能方面具备全面性与高效性,尤其在浮点性能评估方面优势明显,测试结果能够客观反映两款处理器性能,确保了嵌入式处理器在项目应用中的可预测性,对于数控及工控装置国产化具有重要意义.     

一种嵌入式防火墙安全保护创新机制

传统的防火墙通常是在内部网络与外部网络之间实现保护机制,通过对输入和输出网络的数据包进行实时监测,一旦发现安全威胁便会立刻做出防护响应,具有数据处理时间短、效率高等特点,能够满足大多数操作程序的应用,但是也存在成本高、实现难等弊端.论文针对以上问题,提出了一套基于AMR处理器的嵌入式防火墙安全保护创新机制,给出了嵌入式防火墙的总体框架及软硬件架构设计,选用了性能良好的S3C2410X嵌入式芯片,对嵌入式防火墙的网卡驱动、应用程序的关键技术进行详细研究,对基于AMR处理器的嵌入式防火墙的通信性能进行了对比测试,其通信速率可达15.5Mpbs左右,比一般的处理器通信性能提高2.15倍.     

基于ESL快速精确的处理器混合模型

RTL设计不能满足片上系统对仿真速度的要求。为此，提出一种基于电子系统级快速精确的处理器混合模型。以32位嵌入式微处理器C*CORE340为例，采用不同的抽象层次对指令集仿真器和Cache进行构建。实验结果表明，与RTL级模型相比，该模型的仿真速度至少快10倍，仿真精度误差率低于10%。     

Design of write merging and read prefetching buffer in DRAM controller for embedded processor

Write merging and read prefetching are effective methods for improving processor performance, and they are mainly used in processors for desktop or server. As embedded system requires more powerful microprocessor, how to improve the performance of embedded processor is worthy of concern. This paper presents the architecture of write merging and read prefetching buffer in DRAM controller for embedded processor. The evaluation model is constructed, and the result demonstrates that the proposed method can reduce cache miss penalty dramatically. Additionally, the design of DRAM controller with write merging and read prefetching buffer is implemented and verified on FPGA platform, it can reduce CPI by 19.6% on average. Moreover, the RTL module of presented design is synthesized by Design Compiler, and synthesis result shows that hardware cost of proposed architecture is relatively small compared to performance amelioration.     

基于异构计算平台的规则处理器的设计与实现

对于身份认证机制中的安全字符串恢复,字典结合变换规则是一种常用的方法。通过变换规则的处理,可以快速生成大量具有针对性的新字符串供验证使用。但是,规则的处理过程复杂,对处理性能、系统功耗等有很高的要求,现有的工具和研究都是基于软件方式进行处理,难以满足实际恢复系统的需求。为此,文中提出了基于异构计算平台的规则处理器技术,首次使用可重构FPGA硬件加速规则的处理过程,同时使用ARM通用计算核心进行规则处理过程的配置、管理、监控等工作,并在Xilinx Zynq XC7Z030芯片上进行了具体实现。实验结果表明,在典型情况下,该混合架构的规则处理器相比于单纯使用ARM通用计算核心,性能提升了214倍,规则处理器的运行性能优于Intel i7-6700 CPU,性能功耗比相比NVIDIA GeForce GTX 1080 Ti GPU有1.4~2.1倍的提升,相比CPU有70倍的提升,有效提升了规则处理的速率和能效。实验数据充分说明,基于异构计算平台,采用硬件加速的规则处理器有效解决了规则处理中的速率和能效问题,可以满足实际工程需求,为整个安全字符串恢复系统的设计奠定了基础。