2.5Gbps收发器中1:2解复用电路的设计

在2.5 Gbps高速串行收发系统接收端中1到2解复用电路位对于降低内核工作速度,减轻设计压力,提高电路稳定性起着关键作用。本文描述了基于电流模式逻辑的解复用电路工作原理,按照全定制设计流程采用SMIC0.18um混合信号工艺完成了高速差分数据的1到2解复用,并采用SpectreVerilog进行了数模混合仿真,结果表明该电路在2.5 Gbps收发器电路中可以稳定可靠地工作。     

一种高速低功耗LVDS发射器设计

依据标准IEEE Std.1596.3-1996,提出了一种高速低电压差分信号(LVDS)发射器电路,给出电路结构、仿真数据及版图。电路采用65 nm 1P9M CMOS Logic工艺设计实现。用Spectre仿真器对发送器进行模拟仿真,仿真结果表明该发射器电路在电源电压为2.5 V的工作条件下,数据传输速率可以达到2 Gbps,平均功耗为9mW。     

数模混合GHz级频率综合器下变频模块设计

介绍了一种应用于GHz级高速频率合成器的数模混合下变频模块.采用了高速射频双模预分频器与数字逻辑综合生成的可编程吞脉冲分频器相结合的设计方法.双模预分频实现了高速低抖动低功耗,双模预分频器工作在除8状态输出133MHz频率时,均方差抖动小于2ps;可编程吞脉冲分频器算法灵活、设计复用性强,该算法可以灵活运用到许多复杂频率综合系统.相比较而言,该设计获得了更好的高频电路性能与设计复用性.     

一种应用于高速数据通信的LVDS接收器设计

提出了一种应用于高速数据通讯的低电压差分信号(LVDS)接收器电路设计,符合IEEEStd.1596.3-1996(LVDS)标准,有效地解决了传统电路在低电源电压下不能满足标准对宽共模范围的要求以及系统的高速低功耗要求。电路采用65nm 1P9M CMOS Logic工艺设计实现,仿真结果表明该接收器电路能在符合标准的0V-2.4V的宽输入共模电平下稳定工作,在电源电压为2.5V的工作条件下,数据传输速率可以达到2Gbps,平均功耗仅为3mW。     

高速率光通信中的阻抗匹配研究

在光纤通信中,随着信息量的增大,对带宽和速率的要求越来越高,现在10Gbps已经不是最前沿技术,40/100Gbps技术甚至400Gbps技术都已经成为了热点.随着速率的增高,高速电路的设计越来越重要,电路的质量成为直接影响光传输性能的重要因素之一.本文主要介绍了在微波电路设计中经常用到的阻抗匹配和设计的一些知识,然后通过对模块电路中发射驱动电路的设计,得出一种实用型阻抗匹配设计方法.通过本文的设计说明在高速率光通信中电路设计的重要性,这对于高速率光通信的发展有一定的借鉴作用.     

用于2.5Gbps千兆以太网发接器的时钟倍频器设计

提出了一种电荷泵锁相环电路实现的适用于 2 .5Gbps千兆以太网发接器要求的高速时钟倍频器的设计方法。为了获得高速时钟 ,设计中采用了双环路的 VCO结构 ,并且运用动态 D触发器来实现高速分频器。同时为了使得 PLL性能更加稳定 ,对电路作了进一步改进 :在 VCO的延迟单元中加了温度补偿部分 ,又采用箝位技术消除电荷泵中电荷重新分配引入的影响。运用 UMC0 .18μm,1.8V CMOS工艺模型 ,在 Cadence的环境下用 spectre S仿真器模拟 ;结果表明设计的时钟倍频电路对于不同的 PV T( P表示工艺变化引起的模型参数的变化 ,VT表示系统工作条件温度和电源电压的变化 )均能得到符合满足 2 .5Gbps千兆以太网发接器要求的时钟倍频信号 ,即使在最坏情况下电路也能保持很好的相位跟踪特性 ,输出静态相位误差平均为 50 ps,整个电路的功耗平均为 35m W。     

DH中STM-1/TU-12解复用的设计及FPGA实现

分析了同步数字体系SDH中STM-1信号解复用出TU-12的过程,对该电路中各个功能模块的设计思路进行了详细分析,采用了并行化处理方式,重点讨论了支路净荷抽取处理和FIFO的使用,进而完成了STM-1/TU-12解复用电路的设计与实现,创新性地将并行化、净荷调整后抽取和FIFO缓存结合使用,用以简化电路的设计.最后,在ALTERA公司的EP1C6T144C8器件环境下上进行了验证.     

一种全数字半速率鉴相器的设计

鉴相器是高速时钟数据恢复环路的关键电路,其性能的优劣直接影响了整个系统的工作。通过系统分析,提出了一种全数字半速率鉴相器设计方案,按照全定制设计流程采用SMIC 0.18μm CMOS混合信号工艺完成了电路的设计、仿真。结果表明该电路在2.5 Gb/s收发器电路中可以稳定可靠地工作。     

一种适用于高速串行数据通信的发送器设计

为满足点对点高速串行数据通信的需求,设计了一款适用于点对点高速串行数据通信的发送器芯片.该发送器包括产生高速时钟的内嵌锁相环倍频电路、集成8B/10B编码电路以及并串转换电路等模块.根据数模混合信号设计的特点,在电路设计上采用了CMOS、CML及BiCMOS等多种电路拓扑结构以提高芯片性能;在版图设计上采取了减小噪声耦合的措施.该发送器采用2P2M 0.6μm BiCMOS工艺实现,芯片面积2.4mm×2.5mm,陶瓷封装.测试结果表明:该发送器的逻辑功能正确,串行传输速率达400Mbpa,功耗350mW.     

2.5Gbps/ch两通道并行时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,结合锁相环和延迟锁相环技术,设计并制作了一个全集成的2.5Gbps/ch并行时钟数据恢复电路.与传统并行数据恢复电路相比,该电路不需要本地参考时钟,并且恢复出的并行数据是位同步的.输入2路并行的231-1 PRBS数据,恢复出的2.5GHz时钟的均方抖动值为2.6ps,恢复出的两路2.5Gb/s数据的均方抖动值分别为3.3ps和3.4ps.     

2.5Gbps/ch两通道并行时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,结合锁相环和延迟锁相环技术,设计并制作了一个全集成的2.5Gbps/ch并行时钟数据恢复电路.与传统并行数据恢复电路相比,该电路不需要本地参考时钟,并且恢复出的并行数据是位同步的.输入2路并行的231-1 PRBS数据,恢复出的2.5GHz时钟的均方抖动值为2.6ps,恢复出的两路2.5Gb/s数据的均方抖动值分别为3.3ps和3.4ps.     

低电压高速CMOS电流模线性鉴相器的设计

在高速时钟和数据恢复电路(CDR)中一般采用高数率比线性鉴相器(LPD)来降低鉴相器(PD)和压控振荡器(VCO)的工作频率.从电路结构的复杂度、芯片面积以及功耗三方面,对三种不同速率比LPD电路进行了分析比较;针对2.5 Gbit/sCDR电路的具体应用,分别设计了半数率比和1/4数率比LPD,均通过了功能仿真;最后比较仿真结果,在2.5 Gbit/s应用下,半数率比结构是合理的选择.电路设计采用TSMC 0.18 μm CMOS混合信号工艺,LPD电路均采用低电压高速电流模逻辑(CML)实现.     

基于0.25μmCMOS工艺的1.25Gb/s1∶10分接器设计

介绍一种用于千兆以太网的1.25Gb/s分接器电路。该电路实现了1路1.25Gb/s高速差分数据到10路125Mb/s低速并行单端数据的分接功能。电路采用树型分接器结构进行设计,包含一个高速1∶2分接器电路和两个低速1∶5分接器电路。芯片采用台湾TSMC的0.25μm混合信号标准CMOS工艺进行设计,后仿真结果表明,所设计电路完全达到了千兆以太网的系统要求,可以工作在1.25Gb/s的数据速率上。     

基于0.25μm CMOS工艺的1.25Gb/s1:10分接器设计

介绍一种用于千兆以太网的1．25Gb／s分接器电路。该电路实现了1路1．25Gb／s高速差分数据到10路125Mb／s低速并行单端数据的分接功能。电路采用树型分接器结构进行设计,包含一个高速1：2分接器电路和两个低速1：5分接器电路。芯片采用台湾TSMC的0．25μm混合信号标准CMOS工艺进行设计,后仿真结果表明,所设计电路完全达到了千兆以太网的系统要求。可以工作在1．25Gb／s的数据速率上。     

一种高速阵列型多路复接器设计

在光电传感器的传输接口电路中,为了实现高速实时传输,需要将大量的低速并行数据转换成一路高速串行数据。文中采用Charted 0.35μm CMOS工艺,设计了一款8×8×14bit转1路的复接器。通过分析三种复接结构的特点,确定了使用混合型并串转换电路来降低功耗和设计复杂度。低速单元采用并行结构和串行结构来降低时钟树的设计难度;高速部分采用树型结构来实现半速设计,降低功耗。具体电路包括锁存器、选择器、门控开关、分频器以及时钟缓冲器等等。芯片工作在3.3V电源电压下,最高工作速率可达1.25Gbps。     

TDM系统高速CMOS单片集成复用/解复用器的研究

本文分析了TDM系统中复用器和解复用器的电路结构,通过比较各种结构之间的优缺点和应用特点,提出了10Gb/s速率工作的复用和解复用器结构及其内部所应采用的电路.进而,本文着重研究了系统中关键的同步电路,给出了具体的设计和优化方法.采用TSMC 0.25 μm CMOS 工艺,本文制作了四种不同的同步触发器并对其性能进行了比较,其中双预充电TSPC触发器可工作在4GHz.以此为基础,本文还设计了半静态结构工作在1.25Gb/s速率的10:1复用器、1∶10解复用器以及TSPC结构工作在1.5625Gb/s速率的5∶1复用器和CML结构工作在10Gb/s速率的1∶4解复用器,通过在晶片测试,其结果表明电路功能正确、工作稳定,达到了设计要求,证明了本文提出的设计方法的可行性和正确性.     

0.25μm CMOS千兆以太网发送器设计

分析了千兆以太网体系结构,给出了符合IEEE 802.3z标准中1000BASE-X规范的发送器电路结构,并采用TSMC 0.25 μm CMOS 混合信号工艺设计了符合该规范的高速复接电路和锁相环时钟倍频电路.芯片核心电路面积分别为(0.3×0.26)mm2和(0.22×0.12)mm2.工作电压2.5 V时,芯片核心电路功耗分别为120 mW和100 mW.时钟倍频电路的10倍频输出时钟信号频率为1.25 GHz,其偏离中心频率1MHz处的单边带相位噪声仅为-109.7 dBc/Hz.在驱动50 Ω输出负载的条件下,1.25 Gbit/s的高速输出数据信号摆幅可达到410 mV.     

基于SY55859L的双通道波长转换器的设计与实现

在研究粗波分复用(CWDM)技术的基础上,提出了一种基于光-电-光技术的双通道波长转换器的设计方案.采用双路2×2异步矩阵开关芯片SY55859L设计了波长转换器的硬件电路.采用STC12C5A60S2单片机对光纤收发器的工作状态进行监控,并使用C语言设计了监控软件.实践表明,该波长转换器性能稳定,所支持光模块带宽为1.25G和2.5G,能满足各种业务的复用要求.     

OTN中ODU1到ODU2复用电路的设计与实现(本期优秀论文)

在光传送网(OTN)中,复用处理电路作为OTN分组交换芯片的一个重要部分,主要完成低阶光通路数据单元(ODU)到高阶ODU的复用过程。在复用过程中,设计了一种基于同时钟源挖均匀时钟缺口的方法产生所需各种频率的时钟,并在此时钟下完成ODU1到ODU2的复用处理电路。通过功能仿真和FPGA验证,该设计能够准确无误地完成ODU1到ODU2的复用。     

串行低压差分信号接收器设计

设计了一种内置差分信号有效性检测电路的串行低压差分信号接收器,通过对信号的差分摆幅进行比较,能够正确检测差分信号是否处于标准范围之内.采用片内阻抗匹配网络和镜像补偿型差分电路结构实现了高速串行差分信号到CMOS电平信号的转换,也克服了高速信号传输过程中的信号完整性问题.基于0.13μm CMOS混合信号工艺设计,仿真结果表明,所设计的电路能够正确检测和接收数据率高达2.5 Gb/s,差分摆幅超过200 mV的串行差分信号.