一种并行乘法器的设计与实现*

根据补码的特点对Booth2算法进行了改进,在得到部分积的基础上,采用平衡的42压缩器构成的Wallace树对部分积求和,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述,并用Design_analyzer对其进行综合,得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快、规模较大的结论。     

基于Verilog HDL设计实现的乘法器性能研究

本文在设计实现乘法器时,采用了4-2和5-2混合压缩器对部分积进行压缩,减少了乘法器的延时和资源占用率;经xilinx ISE和Quartus Ⅱ两种集成开发环境下的综合仿真测试,与用Verilog HDL语言实现的两位阵列乘法器和传统的Booth编码乘法器进行了性能比较,得出用这种混合压缩的器乘法器要比传统的4-2压缩器构成的乘法器速度提高了10%,硬件资源占用减少了1%.     

基于四叉树的高速乘法器算法研究

提出了一种基于四叉树结构的高速乘法器自动综合优化算法以提升乘法器运算速度。首先对延时较大的高位积采用四叉树递归直接构建,取代传统部分积进位链,缩短关键路径时延,进而进行分支折合和合并,相邻乘法结果共享部分四叉树,降低硬件开销。算法同时支持不同面积约束下的自动综合。依此算法的乘法器相比基于Booth算法和Wallace树的乘法器速度提高了10%。     

150-AP浮点乘法器的设计

本文主要介绍150-AP浮点乘法器的设计特点:采用4位×4位的乘法组件,该组件每4位相乘得到8位乘积,然后用进位存储加法树方案来实现部分积的累加;该乘法器的结构简单,层次少,乘法全过程为2个时间节拍(每节拍143 ns);该乘法器采用流水工作方式,每拍可产生一个乘法结果。文中还对一些相关性很强的可以自身链结成闭环流水操作的指令,作了特殊安排,提高了乘法效率。     

基于跳跃式Wallace树的低功耗32位乘法器

为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18 μm SMIC工艺下进行逻辑综合及布局布线。结果表明,与采用传统Wallace树结构的乘法器相比,该乘法器的延时减少了29%,面积减少了17%,功耗降低了38%,能够满足高性能的处理要求。     

基于Radix-4 Booth编码的乘法器优化设计

传统Radix-4 Booth编码在负值部分积生成过程中会产生大量求补操作,影响乘法器的工作效率。为此,提出一种重组部分积的乘法器优化设计。通过增加一个“或”门运算以及重组硬连线,避免求补过程中的加法运算,并且未产生多余的部分积。在32位乘法器上的验证结果表明,该设计能有效减小关键路径延迟和芯片面积消耗。     

FSATA乘法器的设计与实现

为了加快阵列乘法器的运算速度,降低延迟,提出了一种基于4选1多路选择器的乘法器设计方案。这种方案在每一步运算中同时处理两位操作数,使产生的部分积数量减少了一半,显著提高了乘法器的运算速度。FSATA乘法器采用VHDL语言进行编码,在Quartus上进行的仿真表明,相比于采用时序电路完成的设计,FSATA乘法器有更优的性能。     

基于ARMv4T架构指令集的乘法器设计*

针对硬件IP核的速度和面积两大性能指标,提出了基于可变执行周期的多周期乘法器设计思想,设计出一款适用于32位嵌入式微处理器的乘法器模块。该乘法器兼容ARMv4T架构的所有乘法指令,同时引入字节判断机制,可以根据操作数的特点在25个周期内执行完毕。采用Radix-4 Booth编码,只需两级压缩树进行部分积压缩。乘加运算的基址寄存器数据作为部分积进入压缩树,节约了一个单独的执行周期。实验结果表明,该设计占用芯片资源少,且结构简单高效。     

基于改进的Booth编码和Wallace树的乘法器优化设计

针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压缩器相结合的新型Wallace树压缩结构,将17个部分积压缩为2个部分积只需经过10级异或门延时,有效地提高了乘法运算的速度。设计使用FPGA开发板进行测试,并采用基于SMIC 0.18μm的标准单元工艺进行综合,综合结果显示芯片面积为0.1127 mm~2,关键路径延时为3.4 ns。实验结果表明,改进后的乘法器既减少了关键路径延时,又缩小了版图面积。     

一种wallace树压缩器硬件结构的实现

设计了一种用于32位浮点乘法器尾数乘部分的wallace树压缩器的硬件结构实现方法,通过3-2和4-2压缩的混合搭配,构成一种新的wallace树压缩器,采用verilog硬件描述语言实现RTL级代码的编写,并使用VCS进行功能仿真,然后在SMIC0.13 μm的工艺下,用synopsys DC进行逻辑综合、优化。结果表明,这种压缩器在部分积的压缩过程中,有效地提高了运算速度,并在很大程度上减小了硬件实现面积。     

基于柔性区间的多文本融合提取方法

探索了一种新的检索方式，代替了依赖人工经验输入关键字检索的传统方法。在检索特定领域信息时，通过相关样本集融合，提取出关键词集，通过调节样本集实现关键词集的柔性控制，以调控搜索空间与结果取向。该方法在一定程度上避免了人类经验的主观性、片面性和关键词任选偏差，可以使查全率与结果数量达到最佳协调，实现最优性价比。     

Application of feature space trajectory classifier to identification of multi-aspect radar signals

In this paper, a feature space trajectory (FST) classifier is applied to identify an unknown radar target. To improve the identification accuracy, we make use of information at multiple aspects of a radar target, and the FST classifier is combined with two different rules: majority vote and sum vote. In addition, two different algorithms via the simultaneous use of FST concept and line-to-line distance metric are presented to classify multi-aspect radar signals. Experimental results show that the proposed two algorithms significantly outperform the traditional FST classifier combined with majority vote and sum vote.     

基于改进粒子群算法的毫米波大规模MIMO混合预编码方案

针对毫米波大规模多输入多输出（MIMO）系统中基于传统粒子群优化（PSO）算法的混合预编码方案,在迭代后期收敛速度较慢以及容易陷入局部最优值的问题,提出了一种基于改进PSO算法的混合预编码方案。首先,随机初始化粒子的位置矢量和速度矢量,并以最大化系统和速率为目标求解初始群体最优位置矢量;其次,更新位置矢量和速度矢量,并随机地选择更新后的两个粒子的个体历史最优位置矢量进行加权求和作为新的个体历史最优位置矢量,从中挑选出若干个使系统和速率最大的粒子,将其个体历史最优位置矢量的加权平均值作为新的群体最优位置矢量,并与之前的群体最优位置矢量比较,经过多次迭代形成最终的群体最优位置矢量即为所求的最佳混合预编码矢量,并对其进行归一化;最后,根据归一化后的混合预编码矢量设计最终的模拟预编码矩阵和数字预编码矩阵。仿真结果表明,与基于传统PSO算法的混合预编码方案相比,所提改进方案在收敛速度与和速率上都得到优化;其收敛速度提高约100%,且性能可以达到全数字预编码方案的90%,因此,该改进方案能够有效提升系统性能且加快收敛。     

基于自适应叠加的H.264时域错误隐藏算法

为了减小视频传输错误对解码端重建视频质量的影响,根据H.264标准的特点,提出一种基于多模式自适应叠加的时域错误隐藏算法。该算法以不同分割模式对丢失宏块进行4次隐藏,得到4个隐藏块,并计算各模式的绝对帧差和,使该值最小的2个隐藏块自适应加权叠加作为最终的替代块。仿真结果表明,与传统方法相比,该算法的错误隐藏性能得到较大提高。     

认知网络中基于功率分配的收发联合迭代结构

在认知无线电网络中,为保证主用户的通信质量,解决认知网络和主网络之间的干扰问题,进一步提高认知网络性能,本文提出一种基于广义信泄噪比的功率分配方案。为了获取更高的和速度,在认知网络发射和接收端引入波束成形矩阵,在此基础上发展了一种联合交替迭代结构,该结构将发射波束成形、功率分配和接收波束成形串联成迭代环。仿真结果表明,该迭代环收 敛速度快,相比传统波束成形等功率分配方案的和速率和误码率均有明显提高。     

一种基2冗余符号数加法的改进算法

冗余符号数加法器满足了对加法器高速度和高精度的要求。该文针对二进制符号数加法传统算法的不足，提出了一种改进算法，设计了相应的加法电路。它采用3级结构实现加法器，结构简单而规则，中间进位与中间和都仅需要1bit编码。与传统结构相比，该算法实现的电路速度更快、面积更小、动态功耗更少。     

Ancient and New Algorithms for Load Balancing in the l p Norm

We consider the on-line load balancing problem where there are m identical machines (servers) and a sequence of jobs. The jobs arrive one by one and should be assigned to one of the machines in an on-line fashion. The goal is to minimize the sum (over all machines) of the squares of the loads, instead of the traditional maximum load. We show that for the sum of the squares the greedy algorithm performs within 4/3 of the optimum, and no on-line algorithm achieves a better competitive ratio. Interestingly, we show that the performance of Greedy is not monotone in the number of machines. More specifically, the competitive ratio is 4/3 for any number of machines divisible by 3 but strictly less than 4/3 in all the other cases (although it approaches 4/3 for a large number of machines). To prove that Greedy is optimal, we show a lower bound of 4/3 for any algorithm for three machines. Surprisingly, we provide a new on-line algorithm that performs within 4/3 -δ of the optimum, for some fixed δ>0 , for any sufficiently large number of machines. This implies that the asymptotic competitive ratio of our new algorithm is strictly better than the competitive ratio of any possible on-line algorithm. Such phenomena is not known to occur for the classic maximum load problem. Minimizing the sum of the squares is equivalent to minimizing the load vector with respect to the l ₂ norm. We extend our techniques and analyze the exact competitive ratio of Greedy with respect to the l _p norm. This ratio turns out to be 2 - Θ(( ln p)/p) . We show that Greedy is optimal for two machines but design an algorithm whose asymptotic competitive ratio is better than the ratio of Greedy. Received January 2, 1998; revised December 12, 1998.     

一种实用的汉语基音提取方法

提出一种基于语音短时自相关函数的基音提取实用方法。根据汉语语音短时能量和过零率相结合来精确定位汉语音节的韵母基音周期起点,进而提取基音周期。经过大量的测试,结果与手工提取的精度一致。     

多基地声纳系统中目标位置与速度联合估计

在多基地声呐系统中,为了利用时间和与多普勒频率量测同时估计运动目标的位置与速度,设计了一种闭式的估计器.其中,使用误差修正的方法,改善了传统的多步加权最小二乘估计器.该估计器只涉及线性加权最小二乘运算,在量测高斯噪声较小的情况下,均方误差可以达到克拉美罗下界(CRLB).通过计算机模拟对比了该估计器的均方误差与CRLB,并比较了其与传统多步加权最小二乘估计器的性能,结果表明:估计器的均方误差小于传统多步加权最小二乘估计器.