基于两级遗传算法的特定应用片上网络拓扑优化

大规模片上系统面临着性能、同步、能耗等方面的通信问题,片上网络为复杂的片上系统通信问题提供了一种有效的解决方案。由于网络拓扑优化是一种NP难问题,针对片上系统主要面向特定应用的特点,提出一种基于两级遗传算法来求解特定应用片上网络的拓扑优化问题近似解。实验结果表明,相对于现有的三级遗传,两级遗传算法在最小能耗上平均有1.1%的改进,而且仿真运行时间大大减少,平均减少97%.     

片上网络关键技术研究

半导体技术的快速发展以及芯片上系统应用复杂度的不断增长,使得片上互连结构的吞吐量、功耗、延迟以及时钟同步等问题更加复杂,出现了将通信机制与计算资源分离的片上网络.片上网络设计涉及从物理层到应用层诸多方面的问题.本文给出片上网络设计的一些关键技术:设计流程、拓扑结构、路由技术、交换技术、性能评估;并指出目前研究存在的问题和今后的研究方向.     

片上网络中服务质量的研究

随着半导体技术的发展,芯片设计者已经能够采用网络互连的方式将不同的IP核连接起来--片上网络(Network on Chip).随着更多的实时性业务在片上网络中的出现,服务质量就成为片上网络设计中必须考虑的一个因素.用于提高片上网络服务质量的模型主要有面向连接、非连接及混合交换的网络模型.本文从资源、网络性能提高等方面对它们进行对比分析,并给出具体的片上网络的应用实例,为以后片上网络的设计提供参考.     

面向测试优化的片上网络映射算法

针对复杂片上系统(SoC)芯片的片上网络(NoC）映射方案未考虑测试需求的问题,提出了一种面向测试优化的NoC映射算法,兼顾了可测性的提升和映射开销的最小化。该映射方案首先依据特定的测试结构,使用划分算法进行片上系统所有IP核的测试分组,其优化目标为测试时间最短;之后,再基于分组内IP核之间的通信量,应用遗传算法实现NoC映射,其优化目标是在测试优化的基础上实现映射开销最小。通过多个ITC'02测试基准电路进行的实验结果表明:应用该方案后,测试时间平均减少12.67%;与随机任务映射相比,映射代价平均减少24.5%。     

片上网络

半导体技术的飞速发展推动SoCs设计进入到片上网络时代.针对片上网络设计所面临的挑战性难题,提出了一种新的基于组件的分层设计方法.该方法遵循垂直的设计流程,为组件复用以及可靠的网内互连提供了良好的支持.其中详细讨论了片上网络从下到上各个层次设计所面临的问题,并提出了相应的解决策略.最后,简单阐述了片上网络有待研究和解决的问题.     

一种定制片上网络设计探索算法的设计与实现

设计定制片上网络以满足不同特定应用需求已经成为片上网络设计的发展趋势。定制专用系统一般由各种不同类型的设备组成，将这些设备映射到传统的规则网络拓扑上可能导致较低的性能/开销比。基于精细化设计的定制片上网络成为领域专用系统架构的主流选择。然而，精细化设计也给硬件设计师带来了诸多挑战，传统的手工设计耗费大量时间。因此，探索具有精确化和敏捷化设计特征的定制网络拓扑成为定制片上网络设计的一个重要挑战。为了探索定制片上网络的最佳拓扑结构，设计了一种精确高效的探索算法；同时为了降低时间复杂度，提出了一种启发式线性规划算法HLP,以加快多个网络层之间的遍历速度。与传统的Mesh拓扑结构相比，生成的拓扑结构实现了约20%的性能提升，并将平均跳数减少了约30%。同时，该设计探索算法具有较低的时间复杂度，可以在线性时间复杂度下实现定制片上网络架构的自动生成，具有较高的可扩展性，可应用于大规模片上系统。     

片上网络互连拓扑综述

随着器件、工艺和应用技术的不断发展,片上多处理器已经成为主流技术,而且片上多处理器的规模越来越大、片内集成的处理器核数目越来越多,用于片内处理器核及其它部件之间互连的片上网络逐渐成为影响片上多处理器性能的瓶颈之一。片上网络的拓扑结构定义网络内部结点的物理布局和互连方法,决定和影响片上网络的成本、延迟、吞吐率、面积、容错能力和功耗等,同时影响网络路由策略和网络芯片的布局布线方法,是片上网络研究中的关键之一。对比了不同片上网络的拓扑结构,分析了各种结构的性能,并对未来片上网络拓扑研究提出建议。     

片上网络互连拓扑综述

随着器件、工艺和应用技术的不断发展,片上多处理器已经成为主流技术,而且片上多处理器的规模越来越大、片内集成的处理器核数目越来越多,用于片内处理器核及其它部件之间互连的片上网络逐渐成为影响片上多处理器性能的瓶颈之一.片上网络的拓扑结构定义网络内部结点的物理布局和互连方法,决定和影响片上网络的成本、延迟、吞吐率、面积、容错...     

片上网络:一种新兴的片上系统设计方法

本文主要探讨了片上网络目前的发展状况和趋势,对比其他网络总结了片上网络的优缺点,并着重分析了片上网络的拓扑结构、通信方式。     

片上网络故障模型及容错设计方法合理性分析

结合片上网络的硬件实现结构和先进工艺集成电路物理效应对片上网络存在的故障行为进行分析。进而对现的多种故障模型合理性进行了深入探讨,指出了其存在的缺陷及问题。在此基础上从故障产生的成因出发,对面向片上的容错多种设计方法进行了检讨和反思。通过本文的分析可以看出,需要在结合其自身硬件结构的基础上深入分析物理效应所引起的故障行为,才能有针对性的设计出真正高效、可靠的片上网络。     

Floorplan-aware application-specific network-on-chip topology synthesis using genetic algorithm technique

Communication plays a critical role in the design and performance of multi-core systems-on-chip (SoCs). Networks-on-chip (NoCs) have been proposed as a promising solution to complex on-chip communication problems. As regular NoC topologies are infeasible to satisfy the performance demand for application-specific NoC, customized topology synthesis is therefore desirable. However, NoC topology synthesis problem is an NP-hard problem. In this paper, we propose a suboptimal genetic-algorithm based technique to synthesize application-specific NoC topology with system-level floorplan awareness. The method minimizes the power consumption and router resources while satisfying latency and bandwidth performance constraints. We have evaluated the proposed technique by running a number of representative benchmark applications and the results indicate that our method generates approximate optimal topologies effectively and efficiently for all benchmarks under consideration.     

A networks-on-chip architecture design space exploration – The LIB

Many on-chip network circuit and architecture techniques are incompatible with modern design flows, making them unsuitable for use in systems-on-chip. This paper presents a networks-on-chip (NoC) architecture design space exploration method for multi-processor systems-on-chip architecture. The NoC architecture design space is designed with a Layer-Interactive-Building block (LIB) methodology that is divided into three layers: application layer, link/network layer, and physical layer. The suggested LIB design paradigmatic philosophy provides modular building block structure in both hardware and software and the protocols for their interconnection in the three architecture layers. Using LIB the designer can easily select these building blocks to build application-specific NoCs to meet different application requirements such as media, graphic, software radio and communication network applications. The LIB provides the NoC building blocks, architecture interacting systems-on-chip components, the programming models and application mapping strategies. The LIB can be used as a complementary library and tools for future on-chip interconnection network design.     

A generic FPGA prototype for on-chip systems with network-on-chip communication infrastructure

As System-on-Chips (SoCs) grow in complexity and size, proposals of networks-on-chip (NoCs) as the on-chip communication infrastructure are justified by reusability, scalability, and energy efficiency provided by the interconnection networks. Simulation and mathematical analysis offer flexibility for the evaluations under various network configurations. However, the accuracy of such analyzing methods largely depends on the approximations made. On the other hand, prototyping can be used to improve the evaluation accuracy by bringing the design closer to reality. In this paper, we propose a FPGA prototype that is general enough to model different video-processing SoCs where different cores communicate via NoC. To model NoC, we accurately implement a fully-synthesized on-chip router supporting multiple virtual channels. For the processing nodes, on the other side, we propose a general and simple traffic generator capable of modeling different synthetic functions (i.e. Poisson and self-similar). Indeed, the application traffic is modeled using 1-D hybrid cellular automata which can effectively generate high quality pseudorandom patterns. Finally, for the energy efficiency, the proposed prototype is capable to support multiple frequency regions. To realize the voltage–frequency island partitioned SoC, we use the utilities that Xilinx FPGA platform offers to design Globally Synchronous Locally Asynchronous (GALS) systems via Delay-Locked Loop elements.     

轮胎压力监测系统及轮胎压力传感器的现状与发展

介绍了汽车轮胎压力监测系统及轮胎压力传感器的种类、工作机制、特点和其发展现状,涉及了典型的硅压阻式、电容式轮胎压力传感器、无电池石英谐振式表面波轮胎压力传感器的研究状况,以及可直接与标准轮胎集成的声表面横波压力传感器等新型汽车轮胎压力传感器,并探讨了当前研究中需解决的问题和今后发展方向。     

企业VOIP数据安全解决途径的探讨与实践

多媒体应用与企业传统网络结合使得VOIP技术迅猛发展,VOIP成为现在以及未来会成为话音的主流技术。针对企业VOIP应用的攻击日渐繁多。顾名思义,VOIP与运行在IP网络上的其他基于IP的应用,如网页浏览(web)和电子邮件(email)一样有着共同的安全威胁和弱点,包括所有的来自IP网络层的威胁。网管人员和邮件系统管理员迫切需要解决这些威胁还包括标准网络安全技术和优秀的网络设计试图解决的问题。本文主要就如何通过采取一个仔细规划的、多层次的VoIP网络防护措施让VOIP数据高枕无忧以及除了这些网络层的若干威胁外,VOIP应用还需要面对一系列的协议和应用特有的威胁和一系列内容相关的威胁做一些讨论。     

基于模型的虚拟温度传感器设计

针对航空发动机控制系统的半物理仿真过程中实时温度场难以模拟、接口电路的温度通道不能检验等问题,提出了一种基于模型的虚拟温度传感器设计思路。在Matlab/Simulink平台上建立传感器的变时间常数算法模型,使用RTW-EC的自动生成代码工具基于数字信号处理器(DSP)C2000微控制器设计了虚拟温度传感器,进一步结合CCS集成开发环境(IDE)对所生成的温度传感器代码进行了处理器在环(PIL)验证。仿真结果表明:所构建的虚拟传感器能够高精度模拟真实温度传感器的特性,可以满足航空发动机控制系统半物理仿真试验的要求。     

美国体适能运动发展的价值取向与借鉴

为澄清当前我国部分学者对体适能问题及研究价值的异议与认识偏差,为我国的体适能研究寻求更好的突破口与发展方向。本文运用文文献分析方法,从社会历史与体育文化发展的角度,对美国体适能运动的发展历程与价值取向加以考查。通过对不同时期美国体适能运动发生、发展的社会历史动因的分析发现：（1）美国体适能研究者不但追寻体适能的健身与健康教育价值,而且更加重视身体运动背后所蕴涵的精神价值与社会学意义。（2）美国体适能研究的重点至始至终放在青少年人群的健康教育方面,因此体适能测试指标与评价标准的建立始终与学校体育课程内容的改革紧密结合在一起,并多次加以修订。（3）不同人群体适能测试指标与标准不同。从青少年到成年至老年,从健康人群扩展到疾病患者。由于研究目标的细化与分类,给体适能运动的推广与发展注入了新的生机与活力。     

深度神经网络的小样本学习综述

随着最近深度学习技术的蓬勃发展,深度神经网络（DNN）在大规模的图像分类与识别任务中取得了突破性的进展,但其在解决小样本学习问题时仍面临巨大挑战。小样本学习（FSL）是指在少量有监督样本的情况下学习一个能解决实际问题的模型,在深度学习领域具有重要意义。这促使该系统梳理了已有的DNN下的小样本学习工作,根据它们在解决小样本学习问题时所采用的技术,将DNN下的小样本学习解决方案分为四种策略：数据增强、度量学习、外部记忆、参数优化。根据这些策略,对现有的DNN下的小样本学习方法进行了全面的综述,同时总结了每一种策略在相关基准上的表现。强调了现有技术存在的局限性并对其未来的发展方向进行了展望,为今后的研究工作提供参考。     

基于滚动规划的泊位和岸桥分配集成模型研究

泊位分配（BA）,岸桥配置（QCA）及岸桥调度（QCS）是三个基本的岸边决策问题。提出了一个基于混合整数线性规划的BA和QCA的集成模型,模型综合考虑了货轮优先权,理想泊位及处理时间三个方面的因素。在实际生产数据上的运行结果表明该模型具有决策支持的潜在能力。     

现代军用MEMS惯性传感器技术进展

现代化军事需求小型惯性传感器。技术已成熟的惯性导航和制导系统包括机械陀螺、环形激光陀螺(RLGs)、光纤陀螺(FOGs)以及半球共振陀螺(HRGs)。现在主要用于军事的还有微机电系统(MEMS)陀螺仪和加速计。采用光子晶体光纤(PCFs)的干涉光纤陀螺(IFOGs),即PC—IFOGs。重点阐述MEMS/集成光(IO)波导惯性传感器技术进展。分析小型陀螺仪和加速计技术发展前景及在未来快速反应,精确打击中的作用。