存储器内建自测试的程序控制方法

文中提出了一种利用处理器的指令系统编写特定程序,通过程序运行来控制完成整个存储器内建自测试过程的方法.基于此方法的设计已经成功应用于一款处理器中,有效地提高了芯片的可测试性和应用系统的容错性.     

一种定制片上网络设计探索算法的设计与实现

设计定制片上网络以满足不同特定应用需求已经成为片上网络设计的发展趋势。定制专用系统一般由各种不同类型的设备组成，将这些设备映射到传统的规则网络拓扑上可能导致较低的性能/开销比。基于精细化设计的定制片上网络成为领域专用系统架构的主流选择。然而，精细化设计也给硬件设计师带来了诸多挑战，传统的手工设计耗费大量时间。因此，探索具有精确化和敏捷化设计特征的定制网络拓扑成为定制片上网络设计的一个重要挑战。为了探索定制片上网络的最佳拓扑结构，设计了一种精确高效的探索算法；同时为了降低时间复杂度，提出了一种启发式线性规划算法HLP,以加快多个网络层之间的遍历速度。与传统的Mesh拓扑结构相比，生成的拓扑结构实现了约20%的性能提升，并将平均跳数减少了约30%。同时，该设计探索算法具有较低的时间复杂度，可以在线性时间复杂度下实现定制片上网络架构的自动生成，具有较高的可扩展性，可应用于大规模片上系统。     

基于路径信息的谓词关系分析

谓词执行技术能够将多个基本块合并为一个超块,扩大指令调度范围,开发更多的指令级并行.但它也给编译优化带来一些新问题,使得传统的编译器在进行指令调度或寄存器分配等优化工作时往往只能得到保守的结果.受所用谓词表示方法的限制,目前的谓词关系分析方法必须首先重构控制流信息,这就影响了编译优化的效果和效率.本文提出了一种基于路径编码的谓词表示方法,将谓词定义信息转换为等价的域编码,并以此为基础实现了一个全局谓词关系分析子系统.模拟结果表明,该子系统能够准确高效地实现全局谓词关系分析,在保证编译效率的同时,提高了编译优化的效果.     

面向线程级前瞻的线程划分方法浅析

正确合理的线程划分方法是提取线程级并行性的必要前提，线程级前瞻技术是简化线程划分复杂度提高系统性能的重要手段。本文讨论了几种支持线程级前瞻的典型线程划分方法，在此基础上提出了线程级划分需要解决的关键问题，并蛄合一典型自动线程划分算法进行了具体分析，提出了线程划分需要进一步研究的问题。     

多GPU系统虚实地址转换架构研究

近年来,随着大数据的发展,GPU应用的数据集规模急剧增加,这对GPU的处理能力提出了挑战。由于摩尔定律即将达到极限,提升单一GPU的性能变得越发困难,而多GPU系统通过提升GPU处理器级的并行性,成为应对该挑战的一种解决方案。GPU制造商对内存虚拟化的支持进一步简化了多GPU系统的编程,提升了资源利用率。内存虚拟化需要地址转换的支持,而地址转换的开销对系统性能具有重要影响。研究了多GPU系统中2种常见的地址转换架构,即分布式地址转换架构和集中式地址转换架构,通过模拟实验对2种架构进行了深度分析和比较,在此基础上提出了优化地址转换设计的建议。     

一种并行指令Cache的设计与实现

为提高通用微处理器的执行效率,研究了高性能指令Cache的体系结构和设计方法。设计了高速并行指令Cache的系统架构,将Cache体访问与线形地址到物理地址的地址转换并行操作,成功实现一个时钟周期内完成地址转换和指令读出的设计目标。详细设计了Cache体和TLB的逻辑结构,并对相关设计参数进行了精心规划,并在设计中采用了奇偶校验逻辑增加了芯片的可靠性。此结构应用于JX微处理器流片成功,并工作可靠正确。     

一种高效的DMA核间同步传输方法

对HPL基准程序的高速处理亟需一种能满足算法需求的高效DMA传输方式,同时DDR访问效率也直接决定了算法的运行速度。GEMM算法的操作占整个HPL基准程序操作的90%,为了提高该算法的处理速度,结合DDR访问特点,提出了一种基于核间同步的点对点DMA传输模式。实验结果表明,由于访存效率的提升,该传输模式相比于普通传输模式平均获得了256.74%左右数据传输效率提升,明显减少了数据搬运时间开销,有效满足了HPL算法的处理需求。     

面向SCMP的多线程前瞻控制分析与设计

单芯片多处理器一直是处理器微体系结构发展的一个热点。对于通用串行应用程序，高效的线程控制方法是实现线程级前瞻、挖据线程级并行性的一个重要组成部分。本文结合一个具体的SCMP模型即Griffon，提出并实现了一种简单、高效的分布式线程控制方法。该方法易于实现，可扩展性强。实验结果表明，线程的控制可以在数个周期内实现
，能够满足片内并行处理的要求     

一种自主设计的面向E级高性能计算的异构融合加速器

高性能计算(high performance computing,HPC)是推动科学技术发展的基础性领域之一,当前,作为超级计算机系统"下一个明珠"的E级高性能计算时代已经来临.面向E级高性能计算的加速器领域成为了全球高端芯片的竞技场.国际上,AMD、英伟达和英特尔公司已经占据这一领域多年.作为国内最早开始自主处理器设计的优势单位之一,国防科技大学一直以来都是高性能加速器领域强有力的竞争者.主要对国防科技大学自主设计的面向E级高性能计算的加速器芯片进行介绍,该芯片采用了CPU+GPDSP的异构融合架构,具备高性能、高效能和高可编程性的特点,有望成为新一代E级超算系统的核心计算芯片.     

YHFT-QDSP: High-Performance Heterogeneous Multi-Core DSP

Multi-core architectures are widely used to enhance the microprocessor performance within a limited increase in time-to-market and power consumption of the chips.Toward the application of high-density data signal processing, this paper presents a novel heterogeneous multi-core architecture digital signal processor(DSP),YHFT-QDSP,with one RISC CPU core and 4 VLIW DSP cores.By three kinds of interconnection,YHFT-QDSP provides high efficiency message communication for inner-chip RISC core and DSP cores,inne...