低功耗IR-UWB接收机和LNA设计研究

在分析各种超宽带(UWB)接收机系统结构的基础上,提出了一种低功耗IR-UWB接收机结构.该结构基于非相干通信机制,使用自混频技术和脉冲宽度调制方式(PPM).在该结构中,低噪声放大器(LNA)的低功耗优化是系统低功耗实现的关键.综合分析各种宽带LNA结构,提出了一种低功耗LNA设计.该LNA采用65 nmCMOS标准...     

GNSS接收机基带处理电路低功耗设计综述

通过时GNSS接收机基带处理电路低功耗设计技术进行调研和总结,发现大部分技术可归属于两个层次：电路级优化技术和算法级优化技术。电路级优化技术主要包括低功耗的并行相关器的设计、多通道的时分复用、多普勒补偿后的信号下采样、低功耗累加器的使用等技术;算法级优化技术是指接收机的间歇工作方式（在不需要定位输出时,使接收机运行在低功耗模式）,主要通过接收机的高级电源管理系统、快速首次定位、重新捕获定位等技术实现。本文对这些方法进行了总结和对比,给出了两个层次优化技术的优缺点。     

ΔΣ调制器在分数分频频率综合器中的分析与设计(英文)

提出了一种适用于分数分频锁相环频率综合器的全数字噪声整型ΔΣ调制器电路结构新的设计方法,并将其最终实现.采用了流水线技术和新的CST算法优化多位输入加法器结构,从而降低了整体的复杂度和功耗.这种电路结构通过了Matlab的行为级仿真,ASIC全定制实现并流片,该结构也通过VHDL综合实现验证,最后给出的测试结果表明该电路具有良好的性能,可应用于单片千兆赫兹级低功耗CMOS频率综合器中.     

△∑调制器在分数分频频率综合器中的分析与设计

提出了一种适用于分数分频锁相环频率综合器的全数字噪声整型△∑调制器电路结构新的设计方法,并将其最终实现.采用了流水线技术和新的CST算法优化多位输入加法器结构,从而降低了整体的复杂度和功耗.这种电路结构通过了Matlab的行为级仿真,ASIC全定制实现并流片,该结构也通过VHDL综合实现验证,最后给出的测试结果表明该电路具有良好的性能,可应用于单片千兆赫兹级低功耗CMOS频率综合器中.     

△∑调制器在分数分频频率综合器中的分析与设计

提出了一种适用于分数分频锁相环频率综合器的全数字噪声整型△∑调制器电路结构新的设计方法,并将其最终实现.采用了流水线技术和新的CST算法优化多位输入加法器结构,从而降低了整体的复杂度和功耗.这种电路结构通过了Matlab的行为级仿真,ASIC全定制实现并流片,该结构也通过VHDL综合实现验证,最后给出的测试结果表明该电路具有良好的性能,可应用于单片千兆赫兹级低功耗CMOS频率综合器中.     

指纹识别专用集成电路中乘法器模块的设计

介绍了一种用于指纹识别专用集成电路(ASIC)的乘法器模块的设计.该乘法器模块能够处理32位的有符号数、无符号数的乘法和乘加运算.电路采用基-4的Booth编码以及改进型压缩器阵列结构.采用提出的迭代和阵列结合的结构算法,可节省芯片面积30%,提高工作频率24%.模块电路在TSMC 0.25 μm工艺上实现.该乘法器模块易于移植到其他数字处理系统.     

Analysis and Design of a ΔΣ Modulator for Fractional-N Frequency Synthesis

提出了一种适用于分数分频锁相环频率综合器的全数字噪声整型 ΔΣ调制器电路结构新的设计方法,并将其最终实现. 采用了流水线技术和新的CST算法优化多位输入加法器结构，从而降低了整体的复杂度和功耗. 这种电路结构通过了Matlab的行为级仿真，ASIC全定制实现并流片，该结构也通过VHDL综合实现验证，最后给出的测试结果表明该电路具有良好的性能，可应用于单片千兆赫兹级低功耗CMOS频率综合器中.     

无线局域网中的OFDM收发器ASIC及其设计

本文介绍了目前越来越普及的无线局域网中的正交频分复用(Orthogonal Frequency Division Muhiplex)收发器专用集成电路ASIC芯片的设计和实现。在简要综述了应用于无线局域网收发器技术的ASIC结构和工作原理后，着重分析了其基于面向对象的设计方法，并且给出了实际OFDM收发器ASIC设计中需要关注的几个问题。采用C 语言实现的高层次ASIC设计EDA工具，可以对芯片的算法和结构进行快速仿真验证，简化了OFDM收发器等运算密集型ASIC的设计。     

低功耗可配置CIC滤波器设计

针对超大规模集成电路的发展以及无线射频芯片中带宽可变的需求,提出一种低功耗可配置级联积分梳状(Cascade Integral Comb, CIC)滤波器结构。该结构采用半字节串行算法优化ASIC电路内部位宽,借助多路复用技术减少运算逻辑和存储逻辑单元,并在增益校正部分采用正则有符号数(Canonic Signed Digit, CSD)编码乘法代替全位宽二进制补码乘法,从而实现低功耗目的。信道带宽配置模块选取CIC滤波器采样因子,实现带宽可变功能。通过MATLAB Simulink搭建抽取滤波器模型以验证算法可行性,并采用verilog HDL完成代码设计,仿真结果表明该滤波器可实现2～16倍下采样。基于65 nm COMS标准单元工艺库进行DC综合和ASIC版图设计,与传统CIC滤波器比较,数字电路在功耗方面具有显著优势。     

低功耗RS-485总线HDLC控制器的ASIC设计

文章给出了基于RS-485总线专用HDLC控制器的ASIC设计.此设计采用CMOS工艺.该芯片为电池供电系统中的专用电路,因此,低功耗是设计中一个主要考虑的因素.设计采用了时钟悬挂技术和处理单元共享,以减小芯片面积,减少动态功耗,显示出ASIC在工程设计中的优越性.