一种双模式 6-9 GHz 正交频分复用超宽带发射机

本文设计了一个全集成双模式 6-9 GHz 多带正交频分复用超宽带发射机,兼容 WiMedia 和中国标准。所设计的发射机主要包括：双模式的低通滤波器,上混频器,两级功率放大器以及一个用于产生本振信号的高频宽带频率除法器。 测试结果表明,此发射机在 6-8.7 GHz范围内的增益平坦度小于 1.5,而在 6-9 GHz范围内增加到 2.8 dB; 输出三阶交调量约为 13.2 dBm;输出 1dB 压缩点约为 2.8 dBm; 载波泄漏和边带抑制比分别为 -35dBc 和 -38 dBc。 本芯片采用 TSMC 0.13 μm 射频 CMOS 工艺制造,面积为 1.6 mm1.3 mm。在 1.2 V 电源电压下核心电路消耗电流为 46 mA。     

An ll-bit 22-MS/s 0.6 mW SAR ADC with parasitic capacitance compensation

Abstract： This paper presents an l 1-bit 22-MS/s 0.6-mW successive approximation register （SAR） analog-to- digital converter （ADC） using SMIC 65-nm low leakage （LL） CMOS technology with a 1.2 V supply voltage. To reduce the total capacitance and core area the split capacitor architecture is adopted. But in high resolution ADCs the parasitic capacitance in the LSB-side would decrease the linearity of the ADC and it is hard to calibrate. This paper proposes a parasitic capacitance compensation technique to cancel the effect with no calibration circuits. Moreover, dynamic circuits are used to minimize the switching power of the digital logic and also can reduce the latency time. The prototype chip realized an 11-bit SAR ADC fabricated in SMIC 65-nm CMOS technology with a core area of 300 × 200 μm2. It shows a sampling rate of 22 MS/s and low power dissipation of 0.6 mW at a 1.2 V supply voltage. At low input frequency the signal-to-noise-and-distortion ratio （SNDR） is 59.3 dB and the spurious-free dynamic range is 72.2 dB. The peak figure-of-merit is 36.4 fJ/conversion-step.     

一种适用于GSM/WCDMA的高线性度滤波器及带有消除直流偏置的可变增益放大器

采用SMIC 0.35μm CMOS混合信号工艺,实现了同时适用于GSM/WCDMA的完整的基带.基带由双模的高线性度的四阶切比雪夫形式的有源RC低通滤波器以及三级可变增益放大器构成.滤波器的设计同时满足GSM和WCDMA的带宽性能并且为降低制造成本在两种模式下具有最大的元件共享度.基带由于插入了高通滤波器具有滤除直流的功能,并且为了优化GSM模式下的功耗,运放的带宽做成可调.在最大增益情况下测得的噪声系数在GSM和WCDMA模式下分别为42和27.3dBm.在单位增益的情况下,WCDMA模式下的IIP3为40dBm,功耗为47.0mW;在GSM模式下,IIP3为28dBm,功耗为31.8mW.电源电压为3.3V.     

适用于1000Base-T以太网的低抖动低功耗频率综合器

采用高速鉴频鉴相器(TSPC)、经典抗抖动的电荷泵、交叉耦合差分延迟单元以及电阻分压相位内插电路等结构设计了一个应用于1000Base-T以太网收发器的频率综合器电路,并能兼容10/100Mbps模式.该电路同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟(128相)的需要,大大节约了面积和功耗.在晶振的绝对抖动σ约为16ps情况下,输出25MHz测试时钟信号σ仅为11ps.表明该频率综合器有较强的抑制噪声能力,能很好满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.18μm的标准CMOS工艺,电源电压为1.8V,功耗小于4mW.     

适用于10/100Base-T以太网的低抖动频率综合器

设计了一种用于10/100Base-T以太网收发器的频率综合器电路.该电路自适应工作在10和100Mbps两种模式下,并能自由切换.电路采用cascode电流源、差分对称负载延迟单元等优化结构,使时钟输出具有良好特性,且能兼具DLL功能,同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟的需要,避免额外的功耗和面积.在一定测试环境下,晶振的cycle-cycle抖动σ约为25ps,输出时钟分频后的25MHz测试时钟信号的σ仅为22ps.测试结果表明,时钟发生电路具有良好的工艺稳定性和较强的抑制噪声能力,满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.35μm的标准CMOS工艺,电源电压为3.3V.     

用于千兆以太网模拟接收前端的预均衡电路

文章采用0．18μm／3．3V 1P6M标准CMOS工艺设计实现了用于千兆(1000BaseT)以太网模拟接收前端的预均衡电路。电路由基带漂移补偿电路和可变增益放大器两部分组成，基带漂移补偿电路补偿了由于变压器的高通特性引起的信号基带漂移现象。调整范围从1．75V到2．25V。可变增益放大器除了具有变化范围从1．3到5、共15档的常规增益可调功能外。还具有带宽65MHz的低通滤波特性和共5档的高频补偿功能，版图后仿真结果表明所设计电路完全达到了千兆以太网的系统要求，很好地实现了对输入信号的模拟预均衡处理。     

射频集成电路周期稳态快速模拟算法的研究

使用拟牛顿（Newton）算法，不同计算Jacobi矩阵，保留了Newto法的超线性收敛特性，是求解大规模非线性方程组的有效方法。文章提出了应用拟Newton法快速求解电路周期稳态响应的拟Newton打靶法和拟Newton谐波平衡法。实验结果表明，拟Newton打靶法和拟Newton谐波平衡法具有较高的计算效率。     

对电源及温度不敏感的电流可调的CMOS电荷泵电路的设计

设计了一种电流可调的CMOS电荷泵电路 ,其中采用了带隙基准源、低drop out调压器及电容式直流 直流电压升压器为电荷泵电路提供电源电压 ,此电压不受外部供电电压及温度变化的影响 ;同时 ,电荷泵电路中的参考电流源本身也对温度变化不敏感 .电路设计采用 0 18μm 1 8V标准的数字CMOS工艺 .模拟结果表明电路性能令人满意.     

宽带系统中载波频偏与采样频偏的联合估计

提出一种针对多波带正交频分复用系统中载波频偏与采样频偏的联合估计算法。为了在频偏较小时获得对噪声干扰足够的鲁棒性,用预偏转技术把频偏预旋转到一个较大的值作估计。该算法在频域处理3个连续相同的前导符,它对频率相关性I/Q失配和频率无关性I/Q失配都具有很好的鲁棒性。基于多波带正交频分复用超宽带无线传输系统的仿真结果,验证了提出的载波频偏和采样频偏联合估计算法的有效性。     

1.9 GHz CMOS低噪声放大器的结构分析与设计

对低噪声放大器(LNA)的结构及性能进行了详细的分析。采用SMIC 0.18μm射频CMOS工艺,设计了用于GSM1900无线接收机系统的两种不同结构的差动式LNA(电流复用式PMOS-NMOS LNA)和典型的NMOS LNA。利用Cadence-SpectreRFTM,对这两种结构的LNA进行了电路级仿真和对比分析。结果表明,在功耗相近时,PMOS-NMOS LNA能够提供比较大的电压增益,其噪声特性与NMOS LNA相近;NMOS LNA在线性度以及芯片面积上有更多的优势。