基于March C-算法的SRAM BIST电路的设计

针对某SOC中嵌入的8K SRAM模块,讨论了基于March C-算法的BIST电路的设计.根据SRAM的故障模型和测试算法的故障覆盖率,研究了测试算法的选择、数据背景的产生,并完成了基于March C-算法的BIST电路的设计.实验证明,该算法的BIST实现能大幅提高故障覆盖率.     

基于FPGA的SRAM测试电路的设计与实现

文中介绍了一个基于Altera DE2开发板的面向字节的(Word-Oriented)SRAM测试电路的设计与实现.其测试算法采用了分为字内和字间测试两部分的高故障覆盖率的March C-算法;设计的测试电路可由标准的JTAG接口进行控制.本文设计的测试电路可以测试独立的SRAM模块或者作为内建自测试(BIST)电路测试嵌入式SRAM模块.     

基于FPGA的SRAM测试电路的设计与实现

为了保证独立的SRAM模块或嵌入式SRAM模块功能的完整性与可靠性,必须对SRAM模块进行测试。介绍了一种基于Ahera DE2开发板的面向字节的SRAM测试电路的设计与实现。测试算法采用分为字内和字间测试两部分的高故障覆盖率March C-算法;设计的测试电路可由标准的JTAG（联合测试工作组）接口进行控制。设计的测试电路可测试独立的SRAM模块或作为BIST（内建自测试）电路测试嵌入式SRAM模块。验证结果表明该SRAM测试系统是非常高效的。     

基于March C＋算法的SRAMBIST设计

为了增加存储器测试的可控性和可观测性,减少存储器测试的时间和成本开销,在此针对LEON处理器中的32位宽的SRAM进行BIST设计。采用MarchC＋算法,讨论了SRAM的故障模型及BIST的实现。设计的BIST电路可以与系统很好的相连,并且仅增加很少的输入／输出端口。仿真结果证明,BIST的电路的加入在不影响面积开销的同时,能够达到很好的故障覆盖率。     

基于March X算法的SRAM BIST的设计

针对LS-DSP中嵌入的128kb SRAM模块,讨论了基于March X算法的BIST电路的设计.根据SRAM的故障模型和测试算法的故障覆盖率,讨论了测试算法的选择、数据背景的产生:完成了基于March X算法的BIST电路的设计.128kb SRAM BIST电路的规模约为2000门,仅占存储器面积的1.2%,故障覆盖率高于80%.     

Flash型FPGA内嵌BRAM测试技术研究

Flash型FPGA由于具有高可靠性、卓越的安全性和即插即用的功能,被广泛应用于军事及航空航天领域。Flash型FPGA的内部结构复杂而庞大,因此研究其测试技术的可靠性和准确性至关重要。块随机存储器（BRAM）作为FPGA内部重要的存储模块,在传统测试中存在故障覆盖率较低的问题。为了扩大故障覆盖范围,对March C+算法进行了改进,优化后算法对写干扰故障（WDF）、写破坏耦合故障（CFwd）、干扰耦合故障（CFds）和字内耦合故障的检测能力得到了显著提高。结果表明,优化后的算法相较于March C+算法,其故障覆盖率提高了25个百分点,且与时间复杂度相同的March SS算法相比,其故障覆盖率提高了5.8个百分点。     

一种Mbist新型算法March 3CL的设计

制造工艺的不断进步,嵌入式存储器在片上系统芯片中的集成度越来越大,同时存储器本身也变得愈加复杂,使得存储器出现了一系列新的故障类型,比如三单元耦合故障.存储器內建自测试技术是当今存储器测试的主流方法,研究高效率的Mbist算法,是提高芯片成品率的必要前提.以SRAM的7种三单元耦合故障为研究对象,通过分析故障行为得到三单元耦合的72种故障原语,并且分析了地址字内耦合故障的行为,进而提出新的测试算法March 3CL.以2048X32的SRAM为待测存储器,利用EDA工具进行了算法的仿真,仿真结果表明,该算法具有故障覆盖率高、时间复杂度低等优点.     

一种测试SRAM失效的新型March算法

随着工艺偏差的日益增加,新的失效机制也在亚100 nm工艺的CMOS电路里出现了,特别是SRAM单元。SRAM单元的故障由晶体管阈值电压Vt差异引起,而Vt差异又是由工艺偏差造成的。对于这类SRAM失效机制,需要把它映射成逻辑故障模型,并为检测出这类故障研究出新的March测试序列。针对这些逻辑故障模型,提出了一种新型的March算法序列;并通过验证,得到了很高的测试覆盖率。     

大屏幕TFT-LCD显示用Timing Controller的存储器测试

基于March算法的存储器内建自测试电路能够获得很高的故障覆盖率,但在测试小规模的存储器时暴露出了面积相对比较大的缺点.针对大屏幕Timing Controller芯片"龙腾TC1"中4块640×18 bit SRAM"按地址递增顺序连续进行写操作"的工作特点,提出了一种新的存储器内建自测试方法.该方法按照地址递增顺序向存储器施加测试矢量,避免了直接采用March C算法所带来的冗余测试,简化了内建自测试电路,大大减少了由管子的数量和布线带来的面积开销,可达到March C 算法相同的"测试效果".     

一种面向可容错应用的低功耗SRAM架构

提出了一种面向可容错应用的低功耗SRAM架构。通过对输入数据进行预编码,提出的SRAM架构实现了以较小的精度损失降低SRAM电路功耗。设计了一种单端的8管SRAM单元。该8管单元采用读缓冲结构,提升了读稳定性。采用打破反馈环技术,提升了写能力。以该8管单元作为存储单元的近似SRAM电路能够在超低压下稳定工作。在40 nm CMOS工艺下对电路进行仿真。结果表明,该8管单元具有良好的稳定性和极低的功耗。因此,以该8管单元作为存储单元的近似SRAM电路具有非常低的功耗。在0.5 V电源电压和相同工作频率下,该近似SRAM电路的功耗比采用传统6管单元的SRAM电路功耗降低了59.86%。     

March SR3C: A Test for a reduced model of all static simple three-cell coupling faults in random-access memories

A fault primitive-based analysis of all static simple (i.e., not linked) three-cell coupling faults in n×1 random-access memories (RAMs) is discussed. All realistic static coupling faults that have been shown to exist in real designs are considered: state coupling faults, transition coupling faults, write disturb coupling faults, read destructive coupling faults, deceptive read destructive coupling faults, and incorrect read coupling faults. A new March test with 66n operations able to detect all static simple three-cell coupling faults is proposed. To compare this test with other industrial March tests, simulation results are also presented in this paper.     

一种基于位交错结构的亚阈值10管SRAM单元

提出了一种基于位交错结构的亚阈值10管SRAM单元,实现了电路在超低电压下能稳定地工作,并降低了电路功耗。采用内在读辅助技术消除了读干扰问题,有效提高了低压下的读稳定性。采用削弱单元反馈环路的写辅助技术,极大提高了写能力。该10管SRAM单元可消除半选干扰问题,提高位交错结构的抗软错误能力。在40 nm CMOS工艺下对电路进行了仿真。结果表明,该10管SRAM单元在低压下具有较高的读稳定性和优异的写能力。在0.4 V工作电压下,该10管SRAM单元的写裕度为传统6管单元的14.55倍。     

亚65nm静态随机存储器稳定性提高技术

CMOS工艺进入到65nm节点后,工作电压降低,随机掺杂导致阈值电压变化增大,给SRAM的读写稳定性带来挑战。介绍了目前业界最新的主要稳定性提高技术。双电源电压、直流分压、电荷共享和电容耦合通过改变字线或者存储单元电压来提高读写稳定性,这些技术都采用外加读写辅助电路来实现;超6管存储单元通过在传统6管单元上增加晶体管,有效提高了读写稳定性;三维器件FinFET构成的SRAM具有传统器件无法比拟的高速、高稳定性、面积小的特点。对这些技术的优缺点作了分析比较。     

Efficient testing of SRAM with optimized march sequences and a novel DFT technique for emerging failures due to process variations

With increasing inter-die and intra-die parameter variations in sub-100-nm process technologies, new failure mechanisms are emerging in CMOS circuits. These failures lead to reduction in reliability of circuits, especially the area-constrained SRAM cells. In this paper, we have analyzed the emerging failure mechanisms in SRAM caches due to transistor V/sub t/ variations, which results from process variations. Also we have proposed solutions to detect those failures efficiently. In particular, in this work, SRAM failure mechanisms under transistor V/sub t/ variations are mapped to logic fault models. March test sequences have been optimized to address the emerging failure mechanisms with minimal overhead on test time. Moreover, we have proposed a design for test circuit to complement the March test sequence for at-speed testing of SRAMs. The proposed technique, referred as double sensing, can be used to test the stability of SRAM cells during read operations. Using the proposed March test sequence along with the double sensing technique, a test time reduction of 29% is achieved, compared to the existing test techniques with the same fault coverage. We have also demonstrated that double sensing can be used during SRAM normal operation for online detection and correction of any number of random read faults.     

一种适于FPGA芯片的SRAM单元及外围电路设计

静态存储器(SRAM)功耗是整个芯片功耗的重要组成部分,并且大规模SRAM的仿真在芯片设计中也相当费时。提出了一种基于40 nm CMOS工艺、适用于FPGA芯片的SRAM单元结构,并为该结构设计了外围读写控制电路。仿真结果表明,该结构的SRAM单元在保证正确的读写操作下,静态漏电电流远远小于同工艺下普通阈值CMOS管构造的SRAM单元。同时,为了FPGA芯片设计时大规模SRAM功能仿真的需要,为SRAM单元等编写了verilog语言描述的行为级模型,完成了整个设计的功能验证。     

Analysis of Resistive Open Defects in Drowsy SRAM Cells

New fault behaviors can emerge with the introduction of a drowsy mode to SRAMs. In this work, we show that, in addition to the data-retention faults that can occur during the drowsy mode, open defects in SRAM cells can also result in new fault behaviors when a memory is accessed immediately after wake-up. We first describe these new read-after-drowsy (RAD) fault behaviors and derive their corresponding fault primitives (FPs). Then, we propose a new March test, called March RAD, by inserting drowsy operations to a traditional test algorithm. Finally, the impact of the standby supply voltage on triggering the drowsy faults in SRAM cells is investigated. It is shown that, as the supply voltage is reduced in the drowsy mode to further cut down leakage, open defects with a parasitic resistance as small as 100 K Ω begin to cause faults.