低功耗异步LDPC解码器运算通路设计

本文设计了异步LDPC解码器运算通路,利用异步电路减少信号到达时间不一致引起的毛刺和时钟引起的功耗.利用输入数据的统计特性设计了运算通路中的主要运算单元,减少了冗余运算.本文还实现了同步运算通路和基于门控时钟的运算通路作为比较.三种设计采用相近的架构,在0.18μm CMOS工艺下实现相同的功能.仿真结果表明,提出的异步设计功耗最小,相比于同步设计和基于门控时钟设计,分别节省了42.0%和32.6%的功耗.虽然性能稍逊于同步设计,但优于门控时钟设计.其中,同步设计的延时是1.09ns,基于门控时钟的设计延时是1.61ns,而异步设计则是1.20ns.     

可以在一分钟内完成设计的可编程时钟Instaclock

时钟是当今所有电子设备的基础，对于同步数字系统中的所有数据交换，都有一个控制寄存器的时钟。传统的方案大多使用晶体或晶振为同步系统产生时钟脉冲，而现在的同步设计中，很多设计往往需要多个时钟信号，这些时钟信号频率或相同或不同，为了适应这些需求，就产生了时钟Buffer和可编程的时钟，今天我们介绍的就是一种新型的可编程时钟芯片——Instaclock。     

现场可编程门阵列中数据接口的同步设计

在现场可编程门阵列(FPGA)的设计中，完全同步的设计应该自始至终由同一个时钟的同一个时钟沿来驱动所有的触发器。同步设计应当遵循这两个原则，以保证系统的完全同步，避免由异步产生的毛刺和时钟延迟等与时序相关的问题。列举了主机与硬盘之间的数据接口的设计，探讨同步设计的原则与方法。     

交换机中同步以太网技术的研究及其实现

本文提出了一种支持同步以太网交换机工作在主从模式状态下同步时钟网络架构,及其在不同工作模式下的时钟同步机制;提出了交换机工作在从模式状态系统同步链路时钟的优先级选择策略,以及工作在主模式状态下交换机系统时钟指定选择原则。实践表明,这种同步以太网时钟架构和同步机制能很好地满足网络应用。     

基于卫星时频的高精度测频系统设计

双同步测量是实现高精度频率测量的一种有效方法。本文提出基于卫星时频技术的双同步频率测量电路架构,利用软件对双同步测量电路进行了仿真,采用U-blox公司的高精度时钟模块LEA-5T和CD4046等器件构建了系统样机。实验结果表明,所设计的系统能实现频率的高精度测量。     

交换机中同步以太网技术的研究及其实现

提出了一种支持同步以太网交换机工作在主从模式状态下同步时钟网络架构,及其在不同工作模式下的时钟同步机制;提出了交换机工作在从模式状态系统同步链路时钟的优先级选择策略,以及工作在主模式状态下交换机系统时钟指定选择原则.实践表明,这种同步以太网时钟架构和同步机制能很好地满足网络应用.     

ASIC后端设计中的时序偏差以及时钟树综合

同步设计中，由于时钟网络延时决定了芯片的最大工作速度，所以时钟树需要高精度进行布线。一种重要的时钟网络设计是缓冲器插入。在超大规模集成电路的设计中，为了最小化时钟延时和时钟偏差，缓冲器插入是一种有效的方法。在布局布线流程中，时钟树布线在“时钟树综合”时由工具自动完成。“时钟树综合”在apollo里是在布局完成后布线之前做的。     

同步数字集成电路设计中的时钟偏移分析

随着社会经济的迅速发展,同步集成电路的设计应用,在推动我国电子行业发展的同时,还给人们的日常生活带来了极大的便利。然而在实际设计中,受时钟偏移的影响,同步数字集成电路的整体性能无法得到保障,这些,都将成为当前同步数字集成电路设计人员急需完善的问题。在此,本文针对同步数字集成电路设计中的时钟偏移这一问题,做以下论述。     

芯片设计中读周期的同步问题

文章讨论芯片设计中读周期的同步问题。在高速电路中，各种不确定延时经常会造成时钟、数据及其控制信号的相位错位，导致读入数据丢失，因此，同步问题在读周期里倍受设计人员的关注。文章介绍握手同步和虚拟时钟相位空间的设计方法，对芯片内、外的延迟采取不同的调整方法，二者配合使用，用户可以在一个足够宽阔的范围内无级调整时钟和读数据控制信号的相位，最终达到时钟、控制信号和读入数据三者之间的最佳相位配合。这种设计方法既为板级和芯片级设计带来方便，也为提高高速读周期的可靠性提供了有效途径。     

电视台网络时钟同步的应用研究

本文主要介绍在全台网基础上网络时钟同步的方式,详细描述了网络架构内时钟同步的具体方法,并结合天津台的实际问题介绍了网络时钟同步的实现过程。     

运营商级SD-WAN组网NTP时钟同步方案

摘 要：SD-WAN 发展势头迅猛，电信运营商与互联网企业都在不断扩大布局。作为形态多样化的技术， SD-WAN 中并未对时钟同步做出明确规范。分析了时钟同步对 SD-WAN 技术实现和业务运行的重要性。简述了在SD-WAN被广泛采用的互联网公共NTP服务时钟同步方案的利弊，由此展开讨论在不同场景可实现的自建NTP服务时钟同步方案，并设计了基于自建NTP服务利用管理隧道加密传输NTP同步数据的时钟同步方法，使SD-WAN平台和设备在时间同步时获得更高的安全性与稳定性。     

利用可编程的扭斜控制解决时钟网络问题的方法

时钟网络管理问题提高同步设计整体性能的关键是提高时钟网络的频率。然而,诸如时序裕量、信号完整性、相关时钟边沿的同步等因素极大地增加了时钟网络设计的复杂度。传统时钟网络的设计采用简单的元件,诸如扇出缓冲器、时钟发生器、延时线、零延时缓冲器和频率合成器。由于PCB     

异步FIFO的设计

异步ＦＩＦＯ广泛应用于计算机网络工业中进行非同步数据传送，这里的非同步是指发送用一种速率而接收用另一速率，因此异步ＦＩＦＯ有两个不同的时钟，一个为读同步时钟，一个为写同步时钟。当数据从一个时钟驱动的模块进入另一个时钟驱动的模块时，问题就有可能出现了。例如当写时钟比读时钟快时，未读走的数据有可能被新数据覆盖，因而导至数据丢失。为此，必须增加一些控制信号和状态信号，控制信号如ｐｕｓｈ、ｐｏｐ，状态信号如ｅｍｐｔｙ，ａｌｍｏｓｔｅｍｐｔｙ，ｆｕｌｌ，ａｌｍｏｓｔｆｕｌｌ等。典型的异步ＦＩＦＯ（Ａｓ…     

嵌入式同步时钟系统的设计与实现

本文介绍了一种基于嵌入式微控制器MSP430构建的嵌入式同步时钟系统的设计与实现方案，在实现了网络时钟同步的基础上又提供了方便易用的网络管理接口。     

基于FPGA的2M误码测试仪设计

根据2M误码测试仪的系统整体功能要求．给出了基于FPGA的2M误码测试仪的系统硬件架构和核心控制器FPGA内核的设计框架。重点介绍了系统硬件结构中E1接口的设计方法和软件中的系统时钟模块、测试序列发生模块、位同步信号提取模块和帧同步信号检测模块的FPGA设计方法。同时以Ahera的QuartusⅡ软件为开发平台,给出了部分模块的仿真波形图。     

利用时钟再生技术进行的极端信号调整

在时钟冗余系统中，FaiSafe的作用是在基准时钟脉冲源消失的情况下简化开关操作并维持时钟的存在。试验室分析表明FaiSafe架构能够在原有应用范围的基础上自然地扩展到用于对付严重的时钟修整问题。保持同步自然是必需的，而FaiSafe能够做到这一点。     

IEEE1588时钟同步在PTN网中的实现

详细分析了IEEE1588时钟同步的基本原理,介绍了阿尔卡特朗讯TSS-5产品中实现IEEE1588时钟同步系统的方案,给出具体的硬件架构框图以及系统功能框图,最后列出TSS-5网元在实验室做的时间性能实验。实验结果表明TSS-5时钟同步具有稳定的性能,同步精度达到亚微秒级,可满足PTN产品高精度时钟同步的要求。     

TMR计算系统中的容错锁相同步时钟电路

以数字锁相技术为基础，研制出用于ＴＭＲ计算系统的容错同步时钟电路。该电路工作稳定、具有完善的容错功能并达到相当高程度的时钟同步水平，在１０￣３０ＭＨｚ频率范围工作时，４个冗余时钟模块之间的最大相位差都小于５ｎｓ，叙述了容错同步时钟电路的工作原理和设计原则，并对引起冗余模块间相位差的各种因素进行了分析。     

一种片上系统(SOC)时钟同步设计方法

SoC设计很大程度上依赖于IP核的可重用性。由于各IP核中时钟延时的不同，要将IP核集成到一个同步SoC中时钟分布变得很难。本文介绍了一种SoC时钟同步设计方法，这种方法将可调节延时的时钟电路插入在时钟分布网络中．以取得时钟边沿的匹配和同步。使用可调节电路进行时序调整，减少了设计迭代时间，节约了设计成本。     

多时钟域ASIC的可测性设计

大量的ASIC设计中都引入了多个时钟，而且时钟数量还呈不断上的趋势。扫描设计与ATPG相结合的DFT策略是目前最广泛使用的结构化测试方法。该方法的基础是待测电路的同步行为，这恰恰是多时钟系统的DFT中诸多难题的根源。本文讨论了多时钟设计中常见的DFT与ATPG问题，并给出了推荐解决方案。