一种基于电荷泵锁相环的时钟调节电路设计

设计了一种基于电荷泵锁相环(PLL)的独特时钟调节电路,可调节时钟频率和延时,可纠正时钟偏斜,能够输出不同相位(0°,90°,180°,270°)锁定且低抖动的各种频率信号,锁相环可外部动态配置。该电路可应用于FPGA系统集成电路的时钟发生源电路中,能够提供非常灵活的时钟调节功能。仿真结果表明,该电路满足设计需求。     

可重用IP核设计技术研究

介绍了SoC设计方法和IP复用技术现状，探讨了可重用软IP和硬IP的设计方法、软IP设计应遵循的基本原则以及硬IP设计中的接口设计、时钟设计、测试结构设计和布局布线设计等若干个关键技术问题。基于硬IP设计思想，设计一锁相频率合成器IP模块。该模块由5个电路模块构成，集成了频率合成及自动调谐所需的主要部件．该模块在CSMC-HU的0．6μm CMOS工艺线上流片。     

USB IP核的设计和应用

由于USB接口广泛应用,现在众多SoC中都嵌入了USB IP核。但当前市场上的USB IP核一般仅仅针对某一种总线结构的SoC,可重用性不强。介绍了一款可配置的USB IP核设计,重点描述USB IP核的结构划分,详细阐述了各模块的设计思想。为了提高USB IP的可重用性,本USB IP核设计了总线适配器,经过简单配置可以用于AMBA ASB总线或WishBone总线结构的SoC中。此IP核进行了FPGA验证,验证结果表明他可作为一个独立的模块嵌入到SoC系统中。     

blahblahblah测试专用文章

BSC A接口IP化后MGW与BSC之间通过IP承载网连接,不再设置TDM电路。因此,导致BSC A接口IP化后备选同步从MGW不可提取,时钟接入存在安全隐患。本文主要从时钟同步规范、时钟接入方案场景、时钟接入方案测试结果等方面进行论述,帮助设计人员在工程设计中合理的选择BSC时钟同步方案。     

基于多IP核复用SoC芯片的可靠性研究

多IP核复用技术在SoC芯片设计中得到广泛应用，一方面带来设计效率的提高，另一方面由于各类IP核质量参差不齐也造成SoC芯片可靠性的降低，本文着重从微处理器可靠性、IP核通信可靠性、IP核状态检测等方面对多IP复用SoC的可靠性进行了研究。     

同步电路设计中CLOCK SKEW 的分析

Clock skew是数字集成电路设计中一个重要的因素。本文比较了在同步电路设计中0clock skew和非0clock skew时钟分布对电路性能的影响，分析了通过调整时钟树中CLOCK SKEW来改善电路性能的方法，从而说明非0clock skew时钟分布是如何提高同步电路运行的最大时钟频率的。     

Galileo/GPS双模相关器IP核设计

导航定位接收机中的相关器设计是导航定位接收机设计的一个关键技术,而相关器的设计将发展为基于SoC应用的IP核的设计。阐述了导航定位相关器的工作原理和结构,对构成相关器的各个模块进行了分析,并对Galileo/GPS的导航信号进行分析。在此基础上,采用基于SoC应用的IP核设计方法对Galileo/GPS双模相关器IP核进行设计,并进行了仿真验证和分析,可方便地应用于导航定位接收基带SoC的设计中。     

基于特定SoC的软核IP快速硬核化及模型提取方法

本文根据SoC设计中对部分软核IP在布局布线上的特殊时序要求，提出一套有别于非独立的、基于特定SoC系统设计的软核IP快速硬核化和模型提取方法，有效地提高了SoC设计的效率和质量。     

用于SoC集成的IP核质量评测方法研究

采用IP核进行SoC设计是集成电路的发展趋势。然而,IP核的质量参差不齐,如何选用高质量IP核成为困扰SoC用户的难题。针对IP核可重用的特点及其在SoC集成应用中的难点,提出了一种主客观相结合的IP核质量评测方法。重点描述了主观质量评测方法的实现和客观质量评测方法的策略,实现了主观质量评测平台,并完成一款数模转换IP核的质量评测。     

日立制作所动态可重构技术大幅缩小电路面积

日立制作所中央研究所开发出一种可高速切换电路的动态可重构技术“FE—GA（flexible engine／genericALU array）”，并将其做成了IP核。该IP核的优势在于它能够集成到电视及DVD刻录机等对成本要求较高的SoC上，与以往的动态可重构技术相比，可大幅度缩小电路规模。     

A clock-tuning circuit for system-on-chip

System-on-chip (SoC) design depends heavily on effective reuse of semiconductor intellectual property (IP). Clock distribution has become a problem for integrating IP cores into a single synchronous SoC, because of different clock delays in the IP cores. We propose an on-chip clock-tuning circuit, which enhances design flexibility. Programmable delays are inserted in the clock distribution network, such that clock alignment and synchronization are achieved. Design iterations are eliminated with the use of the tuning circuit, saving design effort, and cost. The method is also applicable to compensating for unbalanced clock trees. Hierarchical clock tuning can be implemented and can take advantage of the hierarchical structure of the SoC. Skew analysis has shown that the added programming unit outperforms other clock design options. The method was implemented in a commercial chip, and demonstrated good functionality with high productivity of the design flow.     

一种改进的高速彩票总线仲裁器

随着半导体工艺的发展,片上系统(System-on-Chip, SoC)内部集成的不同功能IP(Intellectual Property)核越来越多。各IP核通过总线方式连接,多核同时抢占总线很大地制约了片上系统的性能。高效的总线仲裁器可以解决多核抢占总线引起的冲突和竞争问题,提升片上系统性能。该文提出一种改进的高速彩票总线仲裁器。使用4相双轨协议代替时钟实现彩票抽取机制以防止彩票丢弃,采用异步流水线交叉并行的工作方式以提升工作速度。在NINP(NonIdling and NonPreemptive)模型下通过65 nm CMOS工艺的Xilinx Virtex5板级验证,相比经典彩票仲裁器和动态自适应彩票仲裁器,具有更好的带宽分配功能,有效避免撑死和饿死现象,工作速度提高49.2%以上,具有一定的功耗优势,适用于有速度要求的多核片上系统。     

SoC片上总线技术的研究

在SoC设计中,经常会遇到一些问题,包括IP核移植性、设计复用、设计验证,以及公共设计平台的搭建。如何有效地解决这些问题,使得设计SoC系统就像设计微机系统那样方便快捷,这就是片上总线系统提出的目的。本文通过对AMBA, AVALON, OCP,WISHBONE等SoC总线的比较,分析了SoC片上总线技术。     

Constructing IP cores’ transparency paths for SoC test access using greedy search

Today’s SoC design demands efficient test access mechanism to develop and perform manufacturing test. Transparency based methods have their advantages for IP cores’ test reuse in SoC level. In this paper, an IP core transparency paths construction approach employing greedy search strategy based on gate-level heuristic information is proposed. With these transparency paths, IP cores can consecutively transfer one test per clock cycle from their inputs to outputs, and thus can be used in transparency-based test scheme to benefit at-speed testing and decrease the demand of parallel TAMs. The experimental results show lower extra overhead needed in our approach than conventional boundary scan and previous RT level approaches.     

基于V93000的SoC中端口非测试复用的ADC和DAC IP核性能测试方案

 SoC(System-on-a-Chip)芯片设计中,由于芯片测试引脚数目的限制以及基于芯片性能的考虑,通常有一些端口不能进行测试复用的IP(Intellectual Property)核将不可避免地被集成在SoC芯片当中.对于端口非测试复用IP核,由于其端口不能被直接连接到ATE(Automatic Test Equipment)设备的测试通道上,由此,对端口非测试复用IP核的测试将是对SoC芯片进行测试的一个重要挑战.在本文当中,我们分别提出了一种基于V93000测试仪对端口非测试复用ADC(Analog-to-Digital Converter)以及DAC(Digital-to-Analog Converter)IP核的性能参数测试方法.对于端口非测试复用ADC和DAC IP核,首先分别为他们开发测试程序并利用V93000通过SoC芯片的EMIF(External Memory Interface)总线对其进行配置.在对ADC和DAC IP 核进行配置以后,就可以通过V93000捕获ADC IP 核采样得到的数字代码以及通过V93000 采样DAC IP 核转换得到的模拟电压值,并由此计算ADC以及DAC IP 核的性能参数.实验结果表明,本文分别提出的针对端口非测试复用ADC以及DAC IP 核测试方案非常有效.     

SoC interconnection protection through formal verification

The wide adoption of third-party hardware Intellectual Property (IP) cores including those from untrusted vendors have raised security concerns for system designers and end-users. Existing approaches to ensure the trustworthiness of individual IPs rarely consider the entire SoC design, especially the IP interactions through SoC bus. These methods can hardly identify malicious logic (or design flaws) distributed in multiple IPs whereas individual IPs fulfill security properties and can pass the security testing/verification. One possible solution is to treat the SoC as one IP core and try to verify security properties of the entire design. This method, however, suffers from scalability issues due to the large size of SoC designs with multiple IP cores integrated. In this paper, we present a scalable SoC bus verification framework trying to verify the security properties of SoC bus implementation where the bus protocol plays the role of the golden reference. More specifically, finite state machine (FSM) models will be constructed from the bus implementation and the trustworthiness will be verified based on the property set derived from the bus protocol and potential security threats. Along with IP level formal verification solutions, the proposed framework can help ensure the security of large-scale SoCs. Experimental results on ARM AMBA Bus demonstrate that our approach is applicable and scalable to prevent information leakage and denial-of-service (DoS) attack by verifying security properties.     

用于SoC的SPI接口设计与验证

给出了一个可用于SoC设计的SPI接口IP核的RTL设计与功能仿真。采用AMBA2．0总线标准来实现SPI接口在外部设备和内部系统之间进行通信,在数据传输部分,摒弃传统的需要一个专门的移位传输寄存器实现串／并转换的设计方法,采用复用寄存器的方法,把移位传输寄存器和发送寄存器结合在一起,提高了传输速度,也节约了硬件资源。采用SoC验证平台进行SoC环境下对IP的验证,在100MHz时钟频率下的仿真和验证结果表明,SPI接口实现了数据传榆,且满足时序设计要求。     

一种基于嵌入式微处理器内核模块的测试

基于可复用的嵌入式IP内核模块的系统级芯片（SoC）设计方法使测试面临新的挑战。文章针对IP内核模块测试断面临的技术难点，介绍了IP核模块实现测试所需要构建的硬件环境和通用结构．并以嵌入ARM微处理器棱的SoC为例，提出了具体的测试解决方案。     

基于开源IP核的视频解码SoC平台研究

文章设计了一款基于开源IP核的SoC视频解码平台,该平台中使用的IP均经过了CQIP系统的严格评测,并在Xilinx公司的FPGA上进行了验证,实验结果证明该系统具有良好的实时性和较低的功耗,非常适合于便携式设备。     

基于LEON2处理器的SoC设计

SoC已逐渐成为集成电路设计的主流发展趋势,而其中的微处理器部分尤为重要.选用LEON2处理器核,是一款可合成的VHDL模型,是基于SPARC V8结构的32位处理器,具有高度的可配置性,尤其适用于SoC设计,设计者可为其特定应用选择不同的外围设备IP核.本文介绍了LEON2处理器核的基本特征及其外围设备的IP核,主要讨论了基于LEON2处理器的SoC设计.