JPEG2000中高速Tier1编码器的VLSI设计

提出并实现了一种用于JPEG2000编码芯片中高速Tier1编码器的并行流水结构。该编码器采用了双位平面并行编码、通道扫描的流水控制、状态变量实时产生电路以及列内并行上下文生成等技术,实现了一种0状态存储器的多并行流水位平面编码器;并行同步流水的多记号输入算术编码器以及不定算术编码周期下的多输入同步读取电路,使算术编码速度平均为1.3上下文编码记号对/时钟;对算术编码产生的压缩码流存储呈高效的宏流水线结构。该编码器在100MHz工作时钟下,最高编码速度为85M小波系数/s。用SMIC0.25μm工艺库综合时,门电路为6.3万门,片上存储器为26kb(码块大小32×32),关键路径为5.2ns。     

多码率国标发射机信道编码器的设计与实现

提出了一种三码率、低复杂度、可扩展的国标数字电视信道编码器的结构,并采用Altera公司的Stratix芯片实现。该编码结构主要采用自顶向下的设计方法,通过对编码算法、编码结构进行优化调整,取得了编码器硬件实现中的资源占用与编码效率的平衡。通过Verilog时序仿真分析表明,该编码器信息吞吐率为50Mbit/s,具有较高的实用价值。     

JPEG2000中位平面编码的VLSI结构设计

位平面编码用于对量化的离散小波变换的码块数据进行编码.通过对位平面编码算法的分析和C语言验证,给出了位平面编码的四种基本编码操作和三个编码通道具体的VLSI结构实现.对位平面编码器的VLSI结构进行了仿真和综合,在图像验证系统上用逻辑分析仪实际测量的结果与仿真结果一致.该位平面编码器可在50 MHz的主频下,完成32×32码块数据的编码.所设计的位平面编码器已经作为单独的IP核应用于目前正在开发的JPEG2000图像编码芯片中.     

MQ编码算法优化及高速VLSI结构设计与实现

传统的JPEG2000MQ编码器串行编码效率低下,同时现有的多上下文并行编码的MQ编码器占用资源过大.本文对MQ编码算法中的运算流程,索引值和概率估计值的求解函数,条件交换和重归一化算法等四个方面进行了优化,减弱了上下文之间的依赖性,简化了条件交换和重归一化算法的复杂度.依据该算法,本文提出了一种高速的MQ编码器VLSI结构,实验结果表明,本文提出的MQ编码器VLSI结构能够工作在532.91MHz,吞吐率为532.91 Msymbols/sec,相比Dyer提出的Brute force with modified结构,工作频率提高1倍,吞吐量提高近27%,且面积仅为其四分之一.     

基于FPGA的JPEG2000位平面编码器研究及实现

在JPEG2000编码系统中,EBCOT tire-1的位平面编码器的复杂编码运算是整个系统的瓶颈,为了加快位平面编码器运算的速度,我们提出并行VLSI架构,用来处理编码器中的并行程序预估和程序编码。我们以VerilogHDL编写硬件代码,并以Altera QuartusⅡ进行模拟硬件仿真。     

并行通道编码EBCOT中MQ编码器的硬件设计

提出了一种适用于JPEG2000标准中并行通道编码的Embedded Block Coding with Optimized Truncation （EBCOT）高速MQ编码器的硬件架构。首先对JPEG2000标准流程的标码流程选择和字节输出等流程进行改进,使之更适应于硬件实现,并提出一种区间重整时对前导零位数的更简洁的判断方法和电路实现,充分利用硬件并行性,提高了编码速度。进而提出了四级流水的MQ编码器硬件架构,有效提高了MQ编码速率,充分满足并行通道编码的要求。     

基于Linphone的海思H.264硬件编码器移植

为了缩短H.264编码时间、提高H.264编码效率,提出基于Android Linphone的Hi3716MV400 H.264硬件编码器移植.对硬件编码器的移植方法进行详细说明,包括搭建Linphone开发环境、添加Hi3716MV400 H.264硬件编码库、编写H.264硬件编码函数.经程序测试,移植了海思H.264硬件编码器的Linphone能够在Hi3716MV400机顶盒进行正常的视频通信,并且减少CPU资源占用,降低Linphone视频通话死机频率.     

便携式演播室级MPEG-2硬件编码器的设计与实现

介绍了NTT电子制造公司的SC2210E标清编码模块。以该模块为基础,设计了便携式演播室级MPEG-2硬件编码器的实现方案以及在开发系统上实现的具体过程,同时简要介绍了该编码器的应用场景。实验表明,设计的编码器结构小巧紧凑,可实现高质量图像的实时编码,延时短。     

多上下文MQ编码器优化与VLSI实现

 MQ(Multiple Quantization)编码器由于效率低下已经成为JPEG2000的性能瓶颈.本文对MQ编码算法中的上下文关系进行了提取,对索引表中的启动态和非暂态进行了分离,并提出一种用于预测索引值的方法.同时,对重归一化运算中出现的大概率事件和小概率事件进行分离,使其可并行对2个上下文完成编码.依据该算法,本文提出了一种多上下文并行处理的MQ编码器VLSI结构.实验结果表明,本文提出的MQ编码器能够工作在286.80MHz,吞吐量为573.60 Msymbols/sec,相比Dyer提出的Brute Force with Modified Byteout结构,本文的吞吐量提升约35%,且面积减小78%.     

一种新型的样本并行JPEG2000编码器EB COT体系

提出了一种新型的用于JPEG2000的、基于样本并行(sample-parallel)的低时钟数EBCOT编码器体系,有效降低了处理时间.体系包括1个每周期完成4个样本编码的位平面编码器,和3个每周期完成2位比特编码的内容自适应二进制算术编码器.其中的位平面编码器在码通并行(pass-parallel)的基础上进一步并行了每列4位样本的编码操作.二进制算术编码器通过采用流水线技术来匹配位平面编码器的高吞吐量.     

基于AT29C512的多通道符合HC145O26编码规范的编码器的研究与实现

在研究MOTOROLA公司的MC145026编码器时序的基础上,讨论了用ATMEL公司的FLASH存储器AT29C512实现符合MC145026编码规范的八通道编码器的方法;通过与微控制器连接能实现通道设备及控制模式的灵活选择,并且能够完成通道间编码控制同步与否的定义:对需要多通道编码控制的系统提供了一种有效途径.该编码器已在煤矿井下生产监控系统中应用,稳定可靠.     

基于AT29C512的多通道符合MC145026编码规范的编码器的研究与实现

在研究MOTOROLA公司的MC145026编码器时序的基础上,讨论了用ATMEL公司的FLASH存储器AT29C512实现符合MC145026编码规范的八通道编码器的方法;通过与微控制器连接能实现通道设备及控制模式的灵活选择,并且能够完成通道间编码控制同步与否的定义:对需要多通道编码控制的系统提供了一种有效途径.该编码器已在煤矿井下生产监控系统中应用,稳定可靠.     

JPEG2000全通道并行EBCOT-Tier1编码器结构设计

新一代静止图像压缩标准JPEG2000采用了EBCOT算法。该算法Tier1部分在上下文生成过程中需要对位平面进行多次通道扫描,效率很低,难以满足高质量图像实时压缩的要求。目前已有多种改进方案被相继提出,主要基于PS/GOCS和多窗口通道并行扫描。该文设计出一种适用于硬件实现的单窗口全通道并行编码结构,目前已通过FPGA验证。实验表明,该结构下Tier1编码速度明显优于现有几种优化方案。同时,本设计所采用的编码逻辑在解码过程中亦可使用,便于进行编解码复用设计。     

一种适用于JPEG2000的高速MQ编码器的VLSI实现

MQ编码器对于无损的数据压缩是一种非常有效的方法 ,它已被 JPEG2 0 0 0标准所采用。但该编码算法复杂度高 ,执行速度慢。文中提出了一种基于动态流水的高性能 MQ编码器的 VLSI结构。为了获得高速处理能力 ,首先分析了 JPEG2 0 0 0标准中 MQ编码算法的软件流程 ,并对其进行了相应的修改以适应硬件实现 ,然后采用了“动态流水”技术 ,可以根据变化的运算量来实时地安排流水操作。本 MQ编码器结构经 Xilinx FPGA实现 ,处理速度可达约 0 .6 2 5bit/ cycle( 32 .83Mbit/ sec)     

一种参数可变实时RS编码器的设计

文中提出一种可变参数，纠错能力可调的连续输入的RS编码器。该编码器在做到对通信系统中不同数据传输率的实时编码的同时，还具有较高的硬件利用率和提高系统集成度减小功耗．在所提出的结构基础上，完成了硬件模块设计，并进行了仿真和FPGA实现．用VerilogHDL对系统进行了硬件描述，在Xilinx平台上Virtex2系列XCV1000芯片上，在ISE8．1环境下实现了可变码率的RS实时编码功能．     

一种基于流水线的MQ编码器FPGA设计

提出了一种应用于JPEG2000标准的4级流水线MQ编码器设计方案.采用状态超前更新,前导0位超前检测和字节输出缓冲策略,解决了在上下文(CX)状态表更新、归一化及字节输出过程中的反馈和循环等问题,提高了编码效率.同时,对关键路径处算法进行优化,提高了系统工作的时钟频率.该设计使用VHDL语言在RTL级描述,并在FPGA上对其进行了仿真验证.实验表明,在Altera的StratixⅡ EP2S601020C4上,编码器的工作效率可以达到1CxD/cycle,最高工作时钟频率可达99.66 MHz.     

一种高速低功耗优先级编码器结构

优先级编码器是数字系统中一种重要的基本电路.它可以对多个输入请求进行仲裁,挑选出其中最高优先级的请求编码输出,指示最高优先级请求的位置.在传统的优先级编码器结构里,对每个输出都采用单独的放电路径,管子多功耗大.由此提出了采用共享放电路径的优先级编码器结构,减少管子的数目,降低功耗.仿真结果显示,平均延时下降了17%,平均功耗下降了5.4%.     

准规则Q矩阵LDPC码编码器设计

设计了一种准规则Q矩阵LDPC码编码器.该编码器基于准规则Q矩阵LDPC码的校验矩阵,其编码复杂度与信息位的长度成正比,有效降低了编码复杂度和设计难度.在Quartus Ⅱ平台上用FPGA实现了该编码器,结果证明其硬件资源占用很少.     

一种适用于H.264标准的高度并行双层流水线结构CAVLC编码器

 本文提出一种适用于H.264编码器的高度并行、双层流水线的CAVLC硬件实现结构. 该结构设计了四路并行扫描统计模块,克服了以往结构每个时钟周期只能扫描一个系数的处理速率瓶颈;通过使用FIFO,平衡每一级流水线的处理延时,提高整个流水线工作的效率;在各个编码模块内部也大量采用流水线结构,提高数据吞吐率. 基于0.18μm CMOS工艺,新结构在166.7MHz工作频率下,综合等效门数为20685门,数据吞吐率为每秒处理27M系数块,甚至能够实时编码数字影视格式的视频（4096×2048@30fp/s）. 整个设计在数据吞吐率提高到以往结构的3.46倍的同时,硬件资源代价并没有显著的增加.     

适合光纤通信的一种准循环LDPC编码器的实现

针对光纤通信系统中对传输速率和误码率要求的不断提高,研究了一种具有特殊结构的、适合光纤通信中高速率实现的低密度奇偶校验码(LDPC)。仿真结果表明,该LDPC码与RS(255,239)编码方式相比,可以获得约2dB的编码增益。同时,针对该LDPC码的准循环结构,该编码器结构可以有效地降低编码复杂度,并在编码实现方面采用流水线并行结构保证编码的实时性。该编码器结构已在现场可编程门阵列(FPGA)上得到了验证。实验结果表明,采用Stratix GX片内集成的高速发送端口,在单片FPGA上完成了整个编码系统的设计,该编码系统可以2.4Gbps的编码速率稳定工作。