Investigations of Key Technologies for 100V HVCMOS Process

提出了一种新的双栅氧(dual gate oxide,DGO)工艺,有效提高了薄栅氧器件与厚栅氧器件的工艺兼容性,同时提高了高低压器件性能的稳定性.在中国科学院微电子研究所0.8μm n阱标准CMOS工艺基础上设计出高低压兼容的100V高压工艺流程,并流片成功.实验结果表明,高压n管和高压p管的关态击穿电压分别为168和-158V,可以在100V高压下安全工作.     

1OOV高压pMOS器件研制

研制出适用于100V高压集成电路的厚栅氧高压pMOS器件.在器件设计过程中利用TCAD软件对器件结构及性能进行了模拟和优化,开发出与0.8μm n阱标准CMOS工艺兼容的高压工艺流程,并试制成功.实验结果表明,该器件关态击穿电压为-158V,栅压-100V时饱和驱动电流达17mA(W/L=100μm/2μm),可以在100V高压下安全工作.     

1OOV高压pMOS器件研制

研制出适用于100V高压集成电路的厚栅氧高压pMOS器件.在器件设计过程中利用TCAD软件对器件结构及性能进行了模拟和优化,开发出与0.8μm n阱标准CMOS工艺兼容的高压工艺流程,并试制成功.实验结果表明,该器件关态击穿电压为-158V,栅压-100V时饱和驱动电流达17mA(W/L=100μm/2μm),可以在100V高压下安全工作.     

LDMOS低功耗自恢复电平移位电路设计

设计了一个新型的薄栅氧、低功耗、自恢复的电平移位栅电压控制电路.在20V工作电压下,n沟道和p沟道LDMOS高压器件的栅源电压Vgs分别保持在±5V.当一个选址周期结束后,电路能自动复位而不需增加任何复位器件和电路.该电路为高低压兼容,采用标准0.5μmCMOS-LDMOS兼容工艺制造,可用于OLED显示的驱动控制.     

LDMOS低功耗自恢复电平移位电路设计

设计了一个新型的薄栅氧、低功耗、自恢复的电平移位栅电压控制电路. 在20V工作电压下,n沟道和p沟道LDMOS高压器件的栅源电压Vgs分别保持在±5V. 当一个选址周期结束后,电路能自动复位而不需增加任何复位器件和电路. 该电路为高低压兼容,采用标准0.5μm CMOS-LDMOS兼容工艺制造,可用于OLED显示的驱动控制.     

100V高压pMOS器件研制

研制出适用于100V高压集成电路的厚栅氧高压pMOS器件. 在器件设计过程中利用TCAD软件对器件结构及性能进行了模拟和优化，开发出与0.8μm n阱标准CMOS工艺兼容的高压工艺流程，并试制成功. 实验结果表明，该器件关态击穿电压为-158V，栅压-100V时饱和驱动电流达17mA (W/L=100μm/2μm) ，可以在100V高压下安全工作.     

基于0.5μm CMOS工艺的高压器件

近年来,驱动类、音响类、接口类电路产品系列是CMOS集成电路发展的一个重要方向,这些电路中特有的高低压兼容结构是其重要的特点.相应地高低压兼容CMOS工艺技术应用也越来越广泛.本文研究了与常规CMOS工艺兼容的高压器件的结构与特性,在结构设计和工艺上做了大量的分析和实验,利用n-well和n管场注作漂移区,在没有增加任何工艺步骤的情况下,成功地将高压nMOS,pMOS器件嵌入在商用3.3/5V 0.5μm n-well CMOS工艺中.测试结果表明,高压大电流的nMOS管BVdssn达到23～25V,P管击穿BVdssp>19V.     

基于0.5μm CMOS工艺的高压器件

近年来,驱动类、音响类、接口类电路产品系列是CMOS集成电路发展的一个重要方向,这些电路中特有的高低压兼容结构是其重要的特点.相应地高低压兼容CMOS工艺技术应用也越来越广泛.本文研究了与常规CMOS工艺兼容的高压器件的结构与特性,在结构设计和工艺上做了大量的分析和实验,利用n-well和n管场注作漂移区,在没有增加任何工艺步骤的情况下,成功地将高压nMOS,pMOS器件嵌入在商用3.3/5V 0.5μm n-well CMOS工艺中.测试结果表明,高压大电流的nMOS管BVdssn达到23～25V,P管击穿BVdssp>19V.     

用于PDP扫描驱动的双高压p-LDMOS及其兼容工艺

报道了基于硅外延BCD工艺的高栅源、高漏源电压的功率pMOS的设计.采用1μm厚的场氧化层作为栅氧介质及RESURF原理优化的漏极漂移区,器件面积为80μm×80μm,工艺上简化为18次光刻,兼容标准CMOS、双极管和高压VDMOS.测试管耐压超过200V,集成于64路170V PDP扫描驱动芯片,通过了上机测试.     

用于PDP扫描驱动的双高压p-LDMOS及其兼容工艺

报道了基于硅外延BCD工艺的高栅源、高漏源电压的功率pMOS的设计.采用1μm厚的场氧化层作为栅氧介质及RESURF原理优化的漏极漂移区,器件面积为80μm×80μm,工艺上简化为18次光刻,兼容标准CMOS、双极管和高压VDMOS. 测试管耐压超过200V,集成于64路170V PDP扫描驱动芯片,通过了上机测试.     

双栅氧CMOS工艺研究

双栅氧工艺(dual gate oxide)在高压CMOS流程中得到了广泛的应用,此项工艺可以把薄栅氧器件和厚栅氧器件集成在同一个芯片上.文章介绍了常用的两种双栅氧工艺步骤并分析了它们的优劣.在此基础上,提出了一种实现双栅氧工艺的方法.     

用于200V电平位移电路的薄层SOI高压LDMOS

文章基于1.5μm厚顶层硅SOI材料,设计了用于200 V电平位移电路的高压LDMOS,包括薄栅氧nLDMOS和厚栅氧pLDMOS。薄栅氧nLDMOS和厚栅氧pLDMOS都采用多阶场板以提高器件耐压,厚栅氧pLDMOS采用场注技术形成源端补充注入,避免了器件发生背栅穿通。文中分析了漂移区长度、注入剂量和场板对器件耐压的影响。实验表明,薄栅氧nLDMOS和厚栅氧pLDMOS耐压分别达到344 V和340 V。采用文中设计的高压器件,成功研制出200 V高压电平位移电路。     

Self-aligned maskless chan stops for IGFET integrated circuits

Many IGFET integrated circuits incorporate a region of enhanced doping under the field oxide to eliminate the possibility of spurious inversion layers causing leakage between devices. Using chemical predeposition technology, this typically requires a photolithographic step to define the region of enhanced doping. This paper describes a structure in which a nonselective implantation that forms an enhanced doping over the entire wafer is selectively compensated through windows patterned in the field oxide to form gate oxide regions. Threshold voltage control is excellent and identical to control devices fabricated without chan stops. The channel hole mobility is normal and no undesirable effects have been observed if care is exercised in controlling the implanted doses. MOS characteristics are normal and are not affected by residual ion damage. Typical parameters for p-channel devices are shown for various levels of compensation, resulting in gate threshold voltages ranging from -0.5 →-2.2 V for p-channel devices. The field threshold is -18.V for a 7000 Å thick field oxide and hole mobilities range from 190 to 290 cm²/V.s.     

Output buffer for +3.3 V applications in a 180 nm +1.8 V CMOS technology

A new output buffer realized with low-voltage (+1.8 V) devices to drive high voltage signals for +3.3 V interface, such as peripheral component interconnect extended (PCI-X) applications in a 180 nm CMOS process is proposed in this paper. As PCI-X is a +3.3 V interface, the high voltage gate–oxide stress poses a serious problem to design PCI-X I/O circuits in a 180 nm CMOS process. The performance of the proposed output buffer is examined using Cadence software and the model parameters of a 180 nm CMOS process. The experimental results have hither to confirm that the proposed output buffer can be successfully operated at 100 MHz frequency without suffering high voltage gate–oxide overstress in the +3.3Vinterface.Anew level converter realized with +1.8Vdevices that can convert 0/1Vvoltage swing to 0/3.3 V voltage swing is also presented in this paper. The simulation results have confirmed that the proposed level converter can be operated accurately without any voltage drop. The topology, however, reports low sensitivity and has features suitable for VLSI implementation. The proposed circuits are suited for low power design without performance degradation.     

90nm pMOSFET脱耦等离子体制备氮氧化硅的负偏压温度失稳性(英文)

MOSFET器件继续微缩则闸极氧化层厚度将持续减小,在0.13μm的技术闸极二氧化硅的厚度必须小于2nm,然而如此薄的氧化层直接穿透电流造成了明显的漏电流。为了降低漏电流,二氧化硅导入高浓度的氮如脱耦等离子体氮化制备氮氧化硅受到高度重视。然而,脱耦等离子体氮化制备氮氧化硅的一项顾虑是pMOSFET负偏压温度的失稳性。在此研究里测量了脱耦等离子体氮化制备氮氧化硅pMOSFET负偏压温度失稳性,并且和传统的二氧化硅闸电极比较,厚度1.5nm的脱耦等离子体氮化制备氮氧化硅pMOSFET和厚度1.3nm的二氧化硅pMOSFET经过125℃和10.7MVcm的电场1h的应力下比较阈值电压,结果显示脱耦等离子体氮化制备氮氧化硅pMOSFET在负偏压温度应力下性能较差。在15%阈值电压改变的标准下,延长10年的寿命,其最大工作电压是1.16V,可以符合90nm工艺1V特操作电压的安全范围内。     

单片集成GaAs增强／耗尽型赝配高电子迁移率晶体管

介绍了单片集成GaAs增强／耗尽型赝配高电子迁移率晶体管（PHEMT）工艺。借助栅金属的热处理过程,形成了热稳定性良好的Pt／Ti／Pt／Au栅。AFM照片结果表明Pt金属膜表面非常平整,2nm厚度膜的粗糙度RMS仅为0．172nm。通过实验,我们还得出第一层Pt金属膜的厚度和退火后的下沉深度比大概为1：2。制作的增强型／耗尽型PHEMT的闽值电压（定义于1mA／mm）、最大跨导、最大饱和漏电流密度、电流增益截止频率分别是＋0．185／-1．22V、381．2／317．5mS／mm、275／480mA／mm、38／34GHz。增强型器件在4英寸圆片上的阈值电压标准差为19mV。     

90 nm pMOSFET脱耦等离子体制备氮氧化硅的负偏压温度失稳性

MOSFET器件继续微缩则闸极氧化层厚度将持续减小,在0.13μm的技术闸极二氧化硅的厚度必须小于2 nm,然而如此薄的氧化层直接穿透电流造成了明显的漏电流.为了降低漏电流,二氧化硅导入高浓度的氮如脱耦等离子体氮化制备氮氧化硅受到高度重视.然而,脱耦等离子体氮化制备氮氧化硅的一项顾虑是pMOSFET负偏压温度的失稳性.在此研究里测量了脱耦等离子体氮化制备氮氧化硅pMOSFET负偏压温度失稳性,并且和传统的二氧化硅闸电极比较,厚度1.5 nm的脱耦等离子体氮化制备氮氧化硅pMOSFET和厚度1.3 nm的二氧化硅pMOSFET经过125℃和10.7MV/cm的电场1 h的应力下比较阈值电压,结果显示脱耦等离子体氮化制备氮氧化硅pMOSFET在负偏压温度应力下性能较差.在15%阈值电压改变的标准下,延长10年的寿命,其最大工作电压是1.16 V,可以符合90 nm工艺1 V特操作电压的安全范围内.     

双栅氧LDMOS器件工艺技术的研究与改进

双栅氧LDMOS器件刻蚀过程中极易造成多晶硅残留现象,降低了栅极和源区之间的击穿电压.改进了制备双栅氧LDMOS器件的方法,对于70 nm以下的栅氧厚度,采用保留整个厚栅氧器件区域栅氧的刻蚀方法,同时用一次多晶工艺代替二次多晶工艺,消除了多晶硅残留现象,减少了工艺步骤,提高了成品率;对于厚度大于70 nm或者100 nm的厚栅氧器件,除了以上的改进措施,还增加了一步光刻工艺,分别单独形成高压和低压器件的源漏区域.通过这些方法,解决了多晶残留问题,得到了性能更好的LDMOS器件,大大提高了成品率.     

Improved high-voltage lateral RESURF MOSFETs in 4H-SiC

High-voltage lateral RESURF metal oxide semiconductor field effect transistors (MOSFETs) in 4H-SiC have been experimentally demonstrated, that block 900 V with a specific on-resistance of 0.5 Ω-cm² . The RESURF dose in 4H-SiC to maximize the avalanche breakdown voltage is almost an order of magnitude higher than that of silicon; however this high RESURF dose leads to oxide breakdown and reliability concerns in thin (100-200 nm) gate oxide devices due to high electric field (>3-4 MV/cm) in the oxide. Lighter RESURF doses and/or thicker gate oxides are required in SiC lateral MOSFETs to achieve highest breakdown voltage capability