分布式结构的FIR滤波器的FPGA实现

本文将EDA技术引入"数字信号处理"课程实验教学,采用FPGA实现了一款基于分布式算法的4阶FIR滤波器;利用FPGA的ROM宏模块构建查找表,实现了分布式算法;利用QUARTUSⅡ软件完成分布式滤波器电路设计以及波形仿真。与传统的调用QUARTUS II软件中的参数化FIR宏模块实现方式相比,采用分布式算法实现FIR滤波器,不仅能大大节省FPGA资源开销,提高运算速度,而且有利于提升学生应用FPGA进行硬件设计与开发的能力。     

基于分布式算法的多项抽取滤波器设计

实现高阶FIR滤波器时,在降低FPGA硬件资源占用方面,分布式算法和多相分解技术应用广泛。详细介绍了分布式算法和多相分解技术的原理,并结合FPGA的特点提出了适用于高阶FIR滤波器的新算法,解决了分布式算法实现高阶FIR滤波器查找表过大的问题,提高了硬件资源的利用率。推导了基于分布式算法和多相分解技术的实现原理,通过ISE实现并验证了该算法的高效性。最后,给出了滤波器性能随滤波器系数量化位宽变化的关系。     

64阶FIR滤波器分布式算法优化及实现

讨论了基于FPGA分布式算法的64阶FIR滤波器设计原理,并详细研究了其改进方案,最后以"全并行分布式算法+查找表分割"方式完成了FIR滤波器的仿真设计。仿真结果表明上述方案能满足64阶FIR滤波器的设计要求。     

基于FPGA的高速FIR滤波器的设计与实现

对FIR滤波器中的乘法如何在FPGA得到高效实现进行了研究.结合FPGA查找表结构,兼顾资源和速度的要求,采用改进的分布式算法,设计了20阶常系数FIR滤波器.在此基础上,用OBC编码对其查找表进一步优化.最后,在ISE13.1下进行综合,并在Modelsim下进行仿真,用Matlab分析得到的数据频谱,以确定达到设计效果.结果表明,该设计既节省了FPGA的资源占用,又提高了运行速度.     

通信系统中FIR数字滤波器的设计研究

文中基于FPGA技术设计了一个16阶FIR数字低通滤波器。采用分布式算法作为滤波器的硬件实现算法。通过将FIR滤波器的乘加运算转化为查找表,极大提高了FIR滤波器的速度。在程序设计中采用了层次化、模块化的设计思想,将整个滤波器划分为多个功能模块。仿真结果表明：文中设计的滤波器硬件规模较小。同时只要将查找表进行相应的改动,就能分别实现低通、高通、带通FIR滤波器,体现了设计的灵活性。     

基于分布式算法的高阶FIR滤波器及其FPGA实现

随着FPGA技术的稳步提高,FPGA替代其他技术用于实现高速信号处理已经变得切实可行。针对高阶FIR滤波器十分消耗FPGA硬件资源的问题,提出了一种采用基于位级联的多查找表分布式算法,并以一个32阶8位低通FIR滤波器为例,验证了所提出的方法。仿真结果表明,采用这种方法大大减少了FPGA硬件资源的耗费。     

基于FPGA的LFM信号匹配滤波的时域实现

为解决频域法实现信号匹配滤波时硬件开销较大的问题,采用时域法实现线性调频（LFM）信号的匹配滤波。设计了一款针对LFM信号的8阶分布式结构的时域匹配滤波器;利用FPGA的ROM宏模块构建查找表,实现分布式滤波算法;基于FPGA器件完成了滤波器的设计与集成。仿真结果显示,滤波器占用170个逻辑单元、109个寄存器、3K字节存储器,逻辑资源开销较小。与传统FIR结构的乘累加算法相比,分布式滤波算法运算速度更快。     

自适应有限冲激响应滤波器的FPGA实现

对于传统的固定系数滤波器,分布式算法可以利用查找表有效提高其运行速度;但是对于自适应滤波器,其系数是不断调整的,不可以直接应用分布式算法。依据分布式算法设计了一种适用于自适应滤波器的现场可编程门阵列（FPGA）实现方法,并在Xilinx公司提供的ISE软件平台上应用Verilog硬件设计语言（HDL）进行编程,利用Modelsim和Matlab软件进行了仿真。仿真结果基本一致,验证了自适应有限冲激响应滤波器的FPGA实现方法是可行的。     

分布式算法在FIR数字滤波器实现中的应用

文章提出了一种利用FPGA实现FIR数字滤波器的设计方案,在设计过程中应用了分布式算法(DA).FPGA有着规整的内部逻辑阵列和丰富的连线资源,特别适合于数字信号处理任务.分布式算法(DA)是一项重要的FPGA技术,它使得在FPGA中实现FIR滤波器的关键运算--乘加运算,转化为了查找表,大大提高了FIR滤波器的速度.文中给出了VHDL语言编写的程序和仿真波形.     

一种高阶线性FIR滤波器设计

为了解决高阶线性FIR滤波器占用查找表资源过多的问题,提出了一种采用对称查找表的分布式结构。利用线性FIR滤波器系数对称的特点,设计了深度更小的对称查找表。采用时分复用技术和流水线技术,有效节约了查找表资源,提高了FIR滤波器的运行频率。在Xilinx XC5VLX110T FPGA芯片上,实现了1 023阶的基于对称查找表的FIR滤波器。结果表明,相比于分段查找表结构,对称查找表结构的FIR滤波器节约了48%的Block Rom资源,提升了15%的最高时钟频率。     

基于FPGA高阶FIR滤波器的实现

从FIR数字滤波器的基本结构模型出发,分析了FIR滤波器的设计思路及具体实现方法,详细介绍了FIR滤波器的分布式算法（DA）结构。通过分析计算,得到普通DA结构实现高阶滤波器会消耗大量的查找表资源,这样的资源消耗甚至令硬件资源不可接受。针对普通DA的不足,提出了改进型DA结构。并利用FPGA仿真软件分别对64阶FIR带通滤波器的两种改进型DA结构进行仿真,结果表明改进型DA结构所消耗的资源大幅度降低。从而验证了改进型DA结构在降低运算资源和提高性能等方面的优越性。     

基于IIR滤波器的窄带干扰抑制技术仿真与实现

研究了直扩通信中二阶自适应格型IIR陷波滤波器在抗窄带干扰中的应用,推导了系统信噪比改善因子和误比特率的闭合表达式,分析了算法的性能,并进行了MATLAB仿真。基础上,设计了FPGA可实现的自适应解扩重扩滤波器,该滤波器实现简单,硬件测试表明,滤波器达到了预期的性能指标,有效可抗窄带干扰在大约21dB。     

一种基于FPGA节省资源实现FIR滤波器的设计方法

有限长脉冲响应（FIR）滤波器的结构决定了用现场可编程门阵列（FPGA）设计非常消耗触发器资源或存储器资源。以n阶滤波器为例,提出一种节省触发器和双口RAM的读写操作方法。通信系统应用仿真表明,与常规FIR滤波相比较,本文方法不仅滤波效果良好,而且大量减少乘法器和加法器数量,有效节省触发器和双口RAM。滤波器阶数越高,越节省资源。     

基于并行FIR滤波器结构的数字下变频

对宽带信号进行并行处理,可同时满足低功耗和实时性的要求,已成为目前宽带信号处理的研究热点。本文提出了一种可在FPGA中实现的并行快速FIR滤波器设计方法。该方法通过应用并行多相处理技术中的一种新型分布式处理算法,在滤波器结构上实现了多级级联的形式,增强了中频处理的灵活性和通用性,节省了硬件开销。仿真结果表明,该算法很好的解决了原始低通滤波器速度跟不上A/D采样率的问题,把采样率提高到了320MHz以上。同时该方法应用软件实现并行信号处理,避免了使用DDC专用芯片,具有较强的通用性,可以很好的移植到其他CPLD中。     

子带分解的自适应滤波器的FPGA实现

基于子带分解的自适应滤波器在提高收敛性能的同时又可以节省一定的计算量。采用Altera 公司的仿真软件Altera DSP Builder 和Quartus Ⅱ7.2进行子带分解的NLMS算法的自适应滤波器现场可编程门阵列设计, 利用Simulink和ModelSim对设计方案进行了模型仿真和功能仿真,达到较好的效果。     

一种基于FPGA的分布式FIR数字滤波器设计

在宽带中频软件无线电台收发系统中,由于FIR滤波器具有良好的线性相位特性及实现的灵活性,通常将它作为数字上下变频中的整形低通滤波器.本设计采用altera公司的CycloneⅡ系列中的EP2C20Q240C8芯片,以一个8阶分布式算法的FIR低通数字滤波器电路为例,其主要通过LUT、加法器和移位寄存器实现.最后对该分布式算法进行了仿真验证.结果表明,该优化结构高效合理地利用FPGA硬件资源,可有效应用于高性能中频数字电台的信号处理模块.     

基于FPGA的FIR升余弦滚降滤波器设计与实现

为了降低FIR滤波器对FPGA资源的消耗,同时能够直接验证其滤波性能。文中采用乘法器和加法器共享以及MEALY型状态机的实现方法,以及卷积、插零等算法,来实现FIR升余弦滚降滤波设计,同时给出了在Quartus II环境下的时序仿真结果。实践表明,此方法可以节省大量的FPGA资源,仅仅需要100多个LE逻辑单元,就可以有效解决FIR数字滤波器算法在FPGA设计中资源紧张的问题。