8位RISC微控制器IP软核的设计

文章以HGD08R01为例介绍了8位RISC微控制器IP软核的设计,讲述了采用Verilog HDL高层描述自上而下进行IP软核设计的方法及其仿真验证,并对HGD08R01的体系结构及其读／写时序进行了分析。     

以太网MAC层IP软核设计方法研究

主要论述了在SOC产品开发中如何设计以太网MAC层IP软核.针对目前以太网MAC层IP软核设计的实际情况,分析了三种常用的IP软核设计方法的优缺点,提出了一种改进的U型IP软核设计方法.并运用此方法先对以太网MAC层IP软核进行层次化的自顶而下设计,再对其进行自底而上地实现与集成,最后得到该IP软核整体.经过对该软核的测试与结果分析,验证了其能够实现以太网MAC层协议功能,达到了设计目标.该研究将对今后的以太网MAC层IP软核及相关产品开发具有重要的参考价值.     

基于FPGA的线阵CCD数据采集系统

本文介绍了一种基于FPGA的线阵CCD数据采集系统的实现方法。该系统在Altera的CycloneEP1C6Q240C8上实现,使用SoPCBuilder开发组件定制CPU软核处理器和系统所需的IP模块,CPU软核处理器作为微控制器实现逻辑控制和数据采集功能,用硬件描述语言编程实现CCD驱动电路的设计。     

图像融合IP软核设计与实现

设计并实现了一种针对多聚焦图像融合算法的图像融合IP软核。在ISE环境下实现了图像融合IP软核的Verilog语言描述,之后进行了测试与评估。将融合结果与Matlab处理结果进行对比,验证了文中设计IP软核的准确性。该图像融合IP软核设计方法为其他图像融合算法的IP软核设计建立了基础。     

合肥工业大学微电子设计研究所项目简介

“MCU高层语言描述及其嵌入式技术研究”和“８位微处理器高层语言描述的研究”是国家重点科技攻关项目“微控制器（MCU）系列产品开发及应用”专题下的两个子专题。两个子专题由合肥工业大学微电子设计研究所承接。专题的攻关目标是研究８位CISC和RISC微控制器的高层语言描述及自上而下设计的相关技术,为建立国家级IP库提供科技储备;为国家级IP库提供两个MCU的库元件;将软核嵌入各种控制芯片设计,为软核的推广应用做技术准备。８位CISI和RISI微控制器软核设计成果通过了RTL级功能仿真、FPGA静态时序分析、FPGA门级仿真…     

基于IP核的8位微控制器设计

设计能力和工艺集成能力之间差距的不断扩大阻碍了片上系统的有效开发,为此必须提高设计人员的设计能力,降低产品开发周期和成本.利用IP参数化技术,把设计重用方法应用于8位微控制器设计,提出了基于IP核重用的8位微控制器设计方法,重用开发人力消耗节约70%,显著提高了设计效率,并通过实际微控制器系列设计实例阐述了该设计方法的实施和IP核复用策略.     

FPGA中嵌入式块存储器的IP软核设计

以集成电路的快速发展与广泛应用为契机,针对FPGA开发过程中IP软核可复用的特点,提出一种提升FPGA嵌入式块存储器工作频率的IP软核设计方法。利用软件对不同读写类型和不同输入位宽的数据进行预处理,获取所需的硬件资源开销,并生成相应的硬件描述语言。IP软核设计时,在使用固定硬件资源的情况下,通过优化数据预处理方法,以及改变在综合阶段布局布线的处理结果,提高了工作频率。对设计的IP软核进行测试验证,结果表明,该设计方法生成的IP软核的功能和性能指标均符合设计要求,其工作频率最高可提升25.56%。     

IP软核测试策略及验证方法研究

近年来随着科技的不断进步和发展,集成电路的也在不断发展,呈现出来愈加复杂的趋势,所以芯片的设计也不断的出现了功能的增强、集成程度的提高的发展的趋势。系统芯片SoC成为当下主流的趋势下,IP核也在飞速发展。IP核也就是知识产权IP,分为软核IP、固核IP、硬核IP,其中软核IP以其灵活性高的优点,在复杂的设计中有较强的优势。但是在IP软核的实际应用中,也存在很大的困难和挑战,因此为了能更好的对IP软核进行应用,对IP核进行测试和验证具有重大的意义。文中通过对IP软核的特点进行概述,进而对IP软核的测试和验证方法进行研究,提出方案,以促进IP软核的应用及发展。     

16位微控制器的设计与实现

为了提高嵌入式系统的集成度,降低系统成本,设计出一款16位复杂指令集微控制器软核IP,可以集成于FPGA内部.该设计采用基于寄存器传输级RTL(Register Transfer Level)的设计方法,并进行FPGA而综合实现.实验结果表明,该微控制器只占用3565个LE(Logic Element),面积较小;在性能上其译码周期小于Intel 8096;并与MSC-96指令集兼容,基本具备实际应用价值.     

基于TSK3000A视频采集系统IP核设计

采用了32位微控制器TSK3000A、通用Wishbone总线规范IP核和BT656视频标准等。在FPGA软核设计时,采用了基于Openbus总线的系统设计方式,利用NB2开发验证平台,在Xilinx公司的Spartan-3系列FPGA芯片上下载实现,并接入平台进行验证。该设计的系统可以将输入的模拟视频信号处理之后显示在TFT真彩LCD屏上,图像清晰,系统稳定,可移植性好。     

USB2．O设备接口IP核的OPB接口技术研究和实现

USB接口已经成为嵌入式系统与PC连接的首要选择。为了将USB2．0设备接口IP核和PowerPC微控制器集成,需要解决USBIP核和OPB总线分处不同时钟域,以及IP核内部内存映射的问题。为此我们根据OPB总线协议,研究和比较了OPB总线与IP核连接的两种方式,并利用集成了PPC405核的FPGA对这两种桥接方式进行验证,证明该接口设计是可行的。     

可配置总线接口USB控制器IP核的设计与实现

设计并实现了USB1．1器件IP软核、固核和硬核。详细介绍了USB IP软核的设计和验证技术以及基于0．18μm标准单元的固核与硬核的实现方法。为了提高USB IP的可重用性，引入了总线适配器和可配置总线接口IP核的概念，设计了三种总线适配器。对USB IP核的可配置端点数及基于FPGA的三种总线适配器进行了性能分析和评价。     

FPGA中的处理器IP概述

在工程设计中,如何选择微处理器核越来越重要,本文对FPGA设计中所用的处理器IP核进行了探讨。LatticeMico32软核具有技术上的优势,不仅拥有IP核,还有构建平台的工具。     

基于特定SoC的软核IP快速硬核化及模型提取方法

本文根据SoC设计中对部分软核IP在布局布线上的特殊时序要求，提出一套有别于非独立的、基于特定SoC系统设计的软核IP快速硬核化和模型提取方法，有效地提高了SoC设计的效率和质量。     

40Gb/s交换IP软核验证和测试

研究40Gb／s交换IP软核的验证和测试方法。通过建立SDH芯片验证平台和SDH芯片测试平台,实现IP软核的功能仿真、时序仿真和芯片性能测试。使得IP软核质量优良、性能稳定，适应性强，达到了交换IP软核的设计要求。形成了具有自主知识产权的40Gb／s交换IP软核。     

基于NIOS II处理器内部总线的UART模块设计

本文对利用FPGA实现嵌入式软核以及Nios II软核系统等进行了简要介绍,对其内部互联Avalon总线开展了详细分析,同时结合工作需求,开展了基于Avalon总线的自定义UART模块设计及IP定制工作,通过实际接口功能测试,结果表明利用Nios II软核系统及自定义UART模块定制IP的方式,可以使得软核系统设计更为紧凑,模块复用更为方便,同时还可避免视图混乱,提高工作效率.     

一种基于参数化IP核的画中画视频叠加器设计方法

本文介绍一种基于参数化IP软核而非专用视频叠加芯片的画中画视频叠加器设计方法.用户只需通过设置IP软核的参数即可方便地按需实现定制自己的宏功能模块.设计方法灵活,显示精度高,便于设计者进行系统集成设计.该视频叠加器适用于多点移动视频监控、广播电视多视频点播系统设计等,可实现多路视频实时播放.     

一款应用于数字化仪表IP核的开发

本文介绍了一款定制数字化仪表芯片主控芯片内核——微控制器的IP设计过程。以8位MCS-8051为原型,开发了一款增强型、类8052的微控制器软IP及配套汇编程序编译器;采用软硬件协同验证的方法搭建测试平台先后完成功能仿真、FPGA功能验证,并顺利通过了逻辑综合和时序仿真。各项结果均表明设计具有良好的性能,满足客户需求。     

基于FPGA和Matlab的IP核设计方法

为了简化IP核的设计过程,本文介绍了一种基于FPGA的中值滤波算法的IP核实现方法.针对FPGA 的特点对实现方法进行了研究,从而简化了复杂算法的IP核设计问题.实验结果表明,该IP核设计方法具有设计周期短,可靠性高等特点.     

DVI核心技术剖析与逻辑实现

数字视频接口规范为独立显示的视频数据提供了一个高速数字链接,其核心技术是传输最小化差分信号(TMDS)。文章分析了TMDS的架构和设计原理,详细阐述了TMDS软核的设计方法,采用自顶向下(Top-Down)的设计方法和流程图模式,设计出具有自主知识产权的、可灵活移植的TMDS接收器和发送器(IP软核),并通过FPGA实现验证。该IP软核不仅可以应用于专用的高分辨率雷达显示,也可以用于一般用途的手持设备。