基于FPGA的正交数字混频器的设计与验证

本文研究了用DDS加乘法器实现正交数字混频器的设计及其完整的验证方法,用DDS产生的正/余弦正交本振序列与模拟信号通过A/D采样数字化后的数字序列相乘,再通过数字低通滤波实现数字混频。其中DDS采用正弦和余弦波形幅值存储功能依靠片内EAB实现,省去了片外ROM,符合片上系统(SoC)的思想;用MATLAB软件增强QUARTUS的仿真功能,得到的仿真结果完整而且直观。     

一种32位全定制高速乘法器设计

对乘法器的多种实现方式作了综合比较，分析并实现了一种32位全定制高速乘法器，该乘法器与Synopsys Design Ware相应的乘法器相比速度快14％左右．最后对ASIC设计者选择不同用途的乘法器提供了相应的准则．     

基于Verilog HDL设计实现的乘法器性能研究

本文在设计实现乘法器时,采用了4-2和5-2混合压缩器对部分积进行压缩,减少了乘法器的延时和资源占用率;经xilinx ISE和Quartus Ⅱ两种集成开发环境下的综合仿真测试,与用Verilog HDL语言实现的两位阵列乘法器和传统的Booth编码乘法器进行了性能比较,得出用这种混合压缩的器乘法器要比传统的4-2压缩器构成的乘法器速度提高了10%,硬件资源占用减少了1%.     

基于FPGA的32位并行乘法器的设计与实现

首先分析比较了几种典型的乘法器实现结构，然后采用树型组合方式，对其结构进行了优化，最后在FPGA上设计并实现了一个高性能的32位并行乘法器。     

一种高能效基4-Booth编码并行乘法器设计

常用的卷积神经网络中存在数十亿次乘法运算，神经网络中乘法的大量能耗成为硬件实现神经网络的能效瓶颈之一。为了降低乘法器的能耗，提出了一种高能效基4-Booth编码并行乘法器。通过改进部分积生成模块，消除了传统方法中的补偿位，使得乘法器延时减小且能耗降低。后仿真结果显示，所提出的乘法器比现有乘法器面积减小了5.2%，延时减小了6.3%，能耗降低了10.8%。     

一种极低IO带宽需求的大维度矩阵链式矩阵乘法器设计

大维度矩阵乘法常采用子矩阵分块法实现,子矩阵的最大规模决定了整个矩阵乘法执行速度。针对经典脉动结构直接处理的矩阵规模受IO带宽限制严重的问题,提出了一种极低IO带宽需求的大维度矩阵链式乘法器结构,并完成了硬件设计实现与性能验证工作。主要工作如下:(1)优化了矩阵乘法的数据组织,实现输入矩阵规模与IO带宽无关,能够最大限度地利用器件内部逻辑和存储资源;(2)根据优化后数据组织形式设计了链式乘法器硬件,实现源数据计算和传输重叠操作;(3)增强乘法器对矩阵规模的适应性,所设计的链式乘法器可实时配置为多条独立链,并行多组运算;(4)在Xilinx C7V2000T FPGA芯片上完成不同种规模的链式乘法器硬件实现和性能测试工作,在该芯片上本文提出的链式乘法器最多支持800个运算单元,是经典脉动结构规模的8倍;在相同运算器个数下,本文提出的链式乘法器只使用经典脉动结构运算1/8的IO带宽即获得相等性能。     

乘法器复用技术在滑窗FIR滤波处理中的运用

随着超大规模集成电路的飞速发展,FPGA集成的硬件乘法器越来越多,内核时钟越来越快,使得FPGA在实时信号处理中得到广泛应用。介绍了FIR滤波运算的原理与硬件处理结构,通过乘法器的复用技术,解决了实现滑窗FIR滤波处理时,FPGA内部乘法器的高速运算与外部慢速数据率之间的矛盾。     

数据采集中的电压测量方法

本文介绍通信网监控系统中实现数据采集的电压测量方法。分析了二极管组成的有效值测量电路，提出了由乘法器及软件实现的有效值测量方法，指出用乘法器组成的电压有效值测量方法是成本低、精度高的最好方法。     

一个并行高速乘法器芯片的设计与实现

本文介绍了一种并行高速乘法器的设计原理与方法。该乘法器基于一片ＦＰＧＡ芯片实现，应用在通用数字神经处理芯片中，运作良好，工作主频可达３０ＭＨＺ，达到了预期的目标。同时，这个高速乘法器也可用作ＤＳＰ数字信号处理器的基本运算单元     

基于Multisim的模拟乘法器应用电路仿真实验

模拟乘法器能够实现两个模拟信号相乘的非线性器件，在运算和处理电路中有广泛的应用。模拟乘法器不仅可以实现乘法运算，还可以和运算放大器结合实现除法运算和平方根运算，以及进行一元二次方程的求解。采用Multisim软件对模拟乘法器的应用电路进行仿真，简单直观，非常形象，有助于提高学生对《电路与电子》课程的学习兴趣，有利于提高课程的教学质量。     

Robust output feedback control against disturbance filter uncertainty described by dynamic integral quadratic constraints

Motivated by a robust disturbance rejection problem, in which disturbances are described by an uncertain filter at the plant input, a convex solution is presented for the robust output feedback controller synthesis problem for a particularly structured plant. The uncertainties are characterized by an integral quadratic constraint (IQC) with general frequency‐dependent multipliers. By exploiting the structure of the generalized plant, linear matrix inequality (LMI)‐synthesis conditions are derived in order to guarantee a specified ??₂‐gain or ??₂‐norm performance level, provided that the IQC multipliers are described by LMI constraints. Moreover, it is shown that part of the controller variables can be eliminated. Finally, the rejection of non‐stationary sinusoidal disturbance signals is considered. In a numerical example, it is shown that specifying a bound on the rate‐of‐variation of the time‐varying frequency can improve the performance if compared with the static IQC multipliers. Copyright © 2009 John Wiley & Sons, Ltd.     

一种可变带宽数字下变频器设计与实现

针对数字下变频器资源消耗多、信号处理时间长、运算效率低和难以处理多种带宽信号等问题,在研究数字下变频和多相结构运算特点的基础上,提出一种多相带通滤波结构设计,并利用恒速乘法、乘法器复用和多速率输入输出控制等技术实现了这一结构。软硬件仿真表明:该结构不仅能够实现多种带宽信号的正交数字下变频,而且,具有很高的运算效率和硬件资源利用率、较短的信号处理时间。     

基于FPGA的有限域乘法算法的分析和比较

介绍椭圆曲线密码系统和超椭圆曲线密码系统中的乘法模块,在现有的3种乘法算法基础上,设计乘法的硬件框图,并用VHDL语言加以实现,同时对其实现速度和芯片面积进行比较。实验结果表明,在4个不同乘法器的实现方案中,8 bit串并混合乘法器的整体性能较优。     

OFDM系统中IFFT/FFT处理器的设计与实现

提出了Radix-4 FFT的优化算法,采用该优化算法设计了64点流水线IFFT/FFT处理器,该处理器可以在64个时钟周期内仅采用3个复数乘法器获得64点处理结果,提高了运算速度,节约了硬件资源。通过Xilinx XC2S300E Spartan2E系列的xc2s300e器件进行下载验证,仿真结果与MATLAB计算结果误差小于0.5%,该处理器已经成功应用于某OFDM通信系统中。     

Continuous-time System Identification with Nuclear Norm Minimization and GPMF-based Subspace Method

To improve the accuracy and effectiveness of continuous-time (CT) system identification, this paper introduces a novel method that incorporates the nuclear norm minimization (NNM) with the generalized Poisson moment functional (GPMF) based subspace method. The GPMF algorithm provides a simple linear mapping for subspace identification without the timederivatives of the input and output measurements to avoid amplification of measurement noise, and the NNM is a heuristic convex relaxation of the rank minimization. The Hankel matrix with minimized nuclear norm is used to determine the model order and to avoid the over-parameterization in subspace identification method (SIM). Furthermore, the algorithm to solve the NNM problem in CT case is also deduced with alternating direction methods of multipliers (ADMM). Lastly, two numerical examples are presented to evaluate the performance of the proposed method and to show the advantages of the proposed method over the existing methods.      

混合FLN－Lagrange松驰法用于机组最优投入

本文提出用混合函数链网络与Ｌａｇｒａｎｇｅ松驰法解机组最优投入问题．基于神经网络的监督学习和自适应模式识别概念，ＦＬＮ被用来预测负荷需求与Ｌａｇｒａｎｇｅ乘子之间的关系．为了证实这一方法的有效性，一个具有１６台电机组的实际系统被测试．数值计算结果表明系统发电总成本可获得最少，大大减少了计算时间．     

基于特征向量的多用户检测

最优多用户检测具有指数级的计算复杂度,不能实际应用.为了缩短多用户检测时间,达到实时性的要求,提出一种将最优多用户检测的解转化成特征向量的方法,直接利用幂法计算特征向量.首先利用拉格朗日乘数法将具有约束条件的最优多用户检测优化模型转化为无约束的优化模型,然后将无约束的优化模型转化为一个代数方程组,最后对该代数方程进行同解变形,从而将最优多用户检测的解转化为特征向量.仿真结果表明,该方法能大大缩短检测时间,而在误码率、抗远近效应和增加系统容量方面的性能较之传统方法和粒子群算法也有一定的提高.     

基于分治算法的ECC乘法器结构及实现

针对椭圆曲线密码体制中的有限域乘法运算,讨论基本的串行结构、并行结构以及串并混合结构乘法器的硬件实现及存在的缺陷,提出一种改进的乘法器结构。该结构利用分治算法,通过低位宽乘法运算级联,降低运算复杂度,减少所需的时钟数。FPGA实验结果证明新结构在相同频率下有更小的面积和时间乘积。GF（2^233）域上椭圆曲线点乘采用此结构一次计算仅需0．811ms,满足椭圆曲线密码体制的应用要求。     

基于FIOS类型的Montgomery双域模乘器设计

针对FIOS类型的Montgomery模乘扩展算法的比特级-字级和字级-字级的两种实现形式进行研究,设计多处理单元的流水线组织结构实现算法,并对模乘器进行双有限域统一结构设计,使之能够同时支持两个有限域GF(p)和GF(2n)上的运算。最后对设计的两种模乘器用Verilog硬件描述语言进行代码描述,采用Synopsys公司的Design Compiler在Artisan SIMC 0.18μm typical工艺库下综合。实验结果表明,该模乘器不仅在运算速度和电路面积方面各具有优势,而且具有运算长度可变的灵活性。