一种新型二元判定图器件和电路

提出了一种基于二元判定图(BDD)原理的新型逻辑器件和电路.BDD器件以电流模式的开关电流存储器为基本单元,具有符合二元判定图的两向通路的特点.用这种器件按照BDD树形图可以构成任意形式的组合逻辑电路.给出了或门、异或门及四位加法器电路的例子,并使用HSPICE仿真器进行了仿真,验证了这种器件及其电路的正确性.     

具有属性边的共享二元决策图—布尔函数的高效处理

布尔函数的处理效果取决于布尔函数的表达形式,二元决策图(BDD:Binary decisiondiagram)是布尔函数的图的表达形式,它能对布尔函数进行高效处理。本文将阐述一种更加有效的布尔函数处理技术,它使用具有属性边的共享二元决策图(SBDD:Shared Binary Decision Diagram)。此方法包括对输入变量的编序算法和对任意项的处理方法。最后将给出用此方法进行布尔函数运算的实验结果。     

单电子晶体管全加器电路设计

基于单电子晶体管(SET)的I-V特性和二叉判别图数字电路的设计思想,改进了二叉判别图(BDD))单元,得到了一类基本逻辑门电路,进而提出了一种由11个BDD)单元即22个SET构成的全加器电路单元。SPICE宏模型仿真结果验证了设计的正确性。     

一种新型二元判定图器件和电路

提出了一种基于二元判定图(BDD)原理的新型逻辑器件和电路．BDD器件以电流模式的开关电流存储器为基本单元，具有符合二元判定图的两向通路的特点．用这种器件按照BDD树形图可以构成任意形式的组合逻辑电路．给出了或门、异或门及四位加法器电路的例子，并使用HSPICE仿真器进行了仿真，验证了这种器件及其电路的正确性．     

使用布尔可满足性的组合电路等价性验证算法

该文提出了一种使用布尔可满足性SAT的新颖组合电路等价性验证技术。算法是在联接电路(Miter circuit)中进行推理来简化验证问题,推理中使用了与／非图结构简化、BDD扩展、隐含学习多种方法,最后使用有效SAT解算器zChaff解决验证任务。该算法综合了BDD和SAT的优点,限制BDD构建大小避免了内存爆炸,推理简化减小了SAT搜索空间。ISCAS85电路实验结果表明了本算法的有效性。     

网络可靠性BDD分析中选择最优启发式边排序策略

网络可靠性二元决策图(BDD)分析方法的计算复杂度与BDD的尺度大小密切相关,而BDD的尺度大小取决于边排序策略。由于边排序问题是一个NP-完全问题,没有形式化的准则可为工程网络选择一个较好的启发式策略。文章中,使用基于边界集概念的启发式策略选择方法,为网络可靠性BDD分析做出了新的贡献。实验研究表明,所使用的选择方法可以使大部分的研究案例生成高性能的边排序,进而可以高效地实现基于BDD的大型网络可靠性分析。     

一种基于状态转换图的时序电路等价验证算法

提出一种基于状态转换图的时序电路等价验证算法。此算法通过验证两时序电路的状态转换图是否同构．得到两电路是否等价的信息。若两状态转换图同构，则两图中的状态可一一匹配为等价状态对，算法将状态转换图存储为待验证等价状态对的形式，若所有待验证等价状态对均为等价，则两时序电路等价，反之，则不等价。此算法对ISCAS89测试电路进行验证，与基于BDD方法的SIS系统和基于时间帧展开算法相比，均有较好的结果。     

面向多输出电路的BDD拼接构造

二元判定图(Binary Decision Diagram,BDD)的有效描述将大大提高验证和测试生成效率。作者根据电路结构的特点,以标准门的BDD为基础,从原始输入到输出,通过逐级拼接,极有效地完成电路的BDD构造。另外根据验证和测试的需要,在BDD拼接过程中,提出通过可观值的定义获得有效路径的方法。实验证明,作者提出的方法简单、直观而且有效。     

网络系统可靠度的BDD算法

文中研究3-状态设备网络系统2-终端可靠度的计算问题。BDD是布尔函数的图形表示形式。武小悦和沙基昌提出了一个采用BDD方法求2-状态网络系统的不交化最小路集,从而直接计算网络系统可靠度的算法。通过引入简化技术,结合归约公式和BDD技术,给出了一个计算3-状态设备网络2-终端可靠度的一个新算法;算法有效地消除了冗余项,并且产生的分枝树具有结点少,可有效得到可靠度符号表达式。     

结合二叉判决图和布尔可满足性的等价性验证算法

本文提出了一种结合二叉判决图BDD和布尔可满足性SAT的新颖组合电路等价性验证技术.算法是在与/非图AIG中进行推理,并交替使用BDD扩展和基于电路SAT解算器简化电路.如尚未解决,将用基于合取范式SAT解算器进行推理.与已有算法相比主要有如下改进:在AIG中结合多种引擎进行简化,不存在误判可能;充分利用了基于电路解算器和基于合取范式解算器各自优点,减小了SAT推理的搜索空间.实验结果表明了本算法的有效性.     

TFT有源矩阵液晶显示系统设计

本文论述了ＴＦＴ有源矩阵液晶显示系统的设计原理，包括驱动电路（专用ＣＭＯＳ电路ＢＤＤ１００１，ＢＤＤ２００１）和控制电路（同步信号发生电路，图像信号产生电路和背电极电路），实现计算机模拟电视信号驱动液晶显示系统。     

Ta衬底B掺杂金刚石薄膜电极极化特性

研究了热丝化学气相沉积(HFCVD)方法在Ta衬底上制备B掺杂金刚石(BDD/Ta)薄膜电极的极化特性.扫描电镜(SEM)和Raman光谱显示,BDD/Ta薄膜电极具有较好的成膜质量.电化学测试表明,BDD/Ta薄膜电极具有比常规电极如Pt、IrO2和RuO2更宽的电势窗口,在Na2SO4溶液中的电势窗口为4.1 V(-1.8V～+2.3 V vs SCE),电势窗口受沉积C源浓度和支持电解液PH值的影响.BDD/Ta薄膜电极在[Fe(CN)6]3-/4-体系中电化学反应具有良好的准可逆性,其动力学主要是受扩散过程所控制.紫外-可见吸收光谱显示,BDD/Ta薄膜电极能够有效阳极电催化降解苯酚,降解过程中化学需氧量(COD)去除率达98.6%.     

面向句义及句法的事件检测模型

事件句的句法结构有助于语义理解。针对中文领域的事件检测任务,本文设计了面向句义及句法的事件检测模型(BDD)以增强对事件句的理解能力。以基于来自变压器的双向编码器表示(BERT)的动态词向量为信息源,设计基于依存树的长短时记忆网络模型(D-T-LSTM)以融合学习句法结构及上下文语义,并加入基于依存向量的注意力机制强化对不同句法结构的区分度,在中文突发事件语料库(CEC)上的实验证明了本文模型的有效性,精确率、召回率、F₁值均靠前,且F₁值比基准模型提升了5.4%,召回率提升了0.4%。     

构造二元判决图过程中的记忆方法

在二元判廖图ＢＤＤ（ＢｉｎａｒｙＤｅｃｉｓｉｏｎＤｉａｇｒａｍ）运算包中，缓存记忆对提高ＢＤＤ的运算速度起了很大的作用本文提出了一种电路级上的动态记忆方法，它根据电路的结构进行更有目的记忆，对ＩＳＣＡＳ８５标准电路作的实验结果表明本文的动态记忆方法有效地提高了构造ＢＤＤ的速度。     

A BDD-based algorithm for reliability analysis of phased-missionsystems

This paper presents a new algorithm (PMS-BDD) based on the binary decision diagram (BDD) for reliability analysis of phased-mission systems (PMS). PMS-BDD uses phase algebra to deal with the dependence across the phases, and a new BDD operation to incorporate the phase algebra. Due to the nature of the BDD, cancellation of common components among the phases can be combined with the BDD generation, without additional operations; and the sum of disjoint products (SDP) can be implicitly represented by the final BDD. Several examples and experiments show that PMS-BDD is more efficient than the algorithm based on SDP, in both computation time and storage space; this efficiency allows the study of some practical, large phased-mission systems     

A single electron binary-decision-diagram quantum logic circuit based on Schottky wrap gate control of a GaAs nanowire hexagon

A novel hexagonal binary-decision-diagram (BDD) quantum logic circuit approach for III-V quantum large scale integrated circuits is proposed and its basic feasibility is demonstrated. In this approach, a III-V hexagonal nanowire network is controlled by Schottky wrap gates (WPGs) to implement BDD logic architecture by path switching. A novel single electron BDD OR logic circuit is successfully fabricated on a GaAs nanowire hexagon and correct circuit operation has been confirmed from 1.5 K to 120 K, showing that the WPG BDD circuit can operate over a wide temperature range by trading off between the power-delay product and the operation temperature.     

Associating CMOS transistors with BDD arcs for technology mapping

A novel BDD (binary decision diagram) class that allows a direct association of CMOS transistors with BDD arcs is proposed. This BDD class, terminal suppressed BDDs (TBDDs), allows a direct technology mapping with the aim of automatic leaf cell generation. This is obtained from a straightforward extraction of the cell transistor topology from a TBDD     

Choosing a heuristic for the "fault tree to binary decisiondiagram" conversion, using neural networks

Fault-tree analysis is commonly used for risk assessment of industrial systems. Several computer packages are available to carry out the analysis. Despite its common usage there are associated limitations of the technique in terms of accuracy and efficiency when dealing with large fault-tree structures. The most recent approach to aid the analysis of the fault-tree diagram is the BDD (binary decision diagram). To use the BDD, the fault-tree structure needs to be converted into the BDD format. Converting the fault tree is relatively straightforward but requires that the basic events of the tree be ordered. This ordering is critical to the resulting size of the BDD, and ultimately affects the qualitative and quantitative performance and benefits of this technique. Several heuristic approaches were developed to produce an optimal ordering permutation for a specific tree. These heuristic approaches do not always yield a minimal BDD structure for all trees. There is no single heuristic that guarantees a minimal BDD for any fault-tree structure. This paper looks at a selection approach using a neural network to choose the best heuristic from a set of alternatives that will yield the smallest BDD and promote an efficient analysis. The set of possible selection choices are 6 alternative heuristics, and the prediction capacity produced was a 70% chance of the neural network choosing the best ordering heuristic from the set of 6 for the test set of given fault trees