多路选择器树形结构逻辑网络设计

本文首先讨论了逻辑函数的分解;然后给出利用多路选择器实现多变量组合函数时,获得最小或接近最小的树形结构网络的设计方法。该方法适用于计算机自动综合。     

一种适于数据通路应用的高性能可编程逻辑单元

本文提出了一种适于数据通路应用的快速可编程逻辑单元 .该单元采用功能增强的MUX结构 ,在配置为异或 同或 多路选择器 (XOR XNOR MUX)结构时 ,只用一个单元的开销就可实现一位全加器、基本乘法单元等适于数据通路应用的功能 .该单元还能实现全部 3输入逻辑和部分 4～ 7输入逻辑 ,也是一种满足通用逻辑应用的结构 .这种单元的组合逻辑部分只采用了 3个 2选 1多路选择器 (2 :1MUX)和两个功能增强的输入可反相编程的多路选择器(2 :1EMUX) ,有效地节省面积和提高了速度 .HSPICE模拟分析表明 ,在 5V、0 6 μm工艺条件下 ,该单元的最大时延小于0 6ns,进位时延小于 0 1ns.其性能、速度和面积优势非常明显     

多路选择器的硬件设计与研究

多路选择器是一种对从工业现场采集来的多路模拟信号进行选择的重要器件,也称多路开关。本文旨在用数片模拟多路选择集成电路(如CD4097、CD4067)及微处理器ADuC834等器件设计出一种多路选择器。它能在20路模拟信号传送过程中,根据需要将其中任意一路选择出来供给模数转换器转换,从而大幅度的提高相关硬件资源的使用效率,节约硬件成本。     

基于PLD与VHDL的多路输入多路输出数据选择器的设计

利用PLD和VHDL语言进行硬件设计已经成为目前的趋势。多路输入多路输出数据选择器是网络通信中一种常用电路,传统方法的电路较为复杂,扩展性差。文中介绍了一种基于PLD和VHDL语言的多路输入多路输出数据选择器的实现方法。结果表明,该方法一方面可以缩小器件的体积,提高数据选择器可扩展性,更加灵活地进行系统设计;另一方面,可以忽略内部的硬件结构,简化设计流程,提高系统的开发效率。     

基于数据选择器和D触发器的多输入时序电路设计

为了探索多输入时序逻辑电路的简便实现方法,介绍了基于数据选择器和D触发器的多输入时序逻辑电路设计技术。即将D触发器和数据选择器进行组合,用触发器的现态作为数据选择器选择输入变量、数据选择器的输出函数作为触发器的D输入信号,构成既有存储功能又有数据选择功能的多输入端时序网络。由触发器的现态选择输入变量、所选择的输入变量决定触发器的次态转换方向。该方法适合实现互斥多变量时序逻辑电路,且在设计过程中不需要进行函数化简。     

一种适于数据通路应用的高性能可编辑逻辑单元

本文提出了一种适于数据通路应用的快速可编辑逻辑单元。该单元采用功能增强的MUX结构，在配置为异或-同或-多路选择器（XOR-XNOR-MUX）结果时，只用一个单元的开销就可实现一位全加器、基本乘法单元等适于数据通路应用的功能。该单元还能实现全部3输入逻辑和部分4～7输入逻辑，也是一种满足通用逻辑应用的结构。这种单元的组合逻辑部分只采用了3个2选1多路选择器（2:1MUX）和两个功能增强的输入可反相编辑的多路选择器（2:1 EMUX），有效地节省面积和提高了速度。HSPICE模拟分析表明，在5V、0.6um工艺条件下，该单元的最大时延小于0.6ms，进位时延小于0.1ns，其性能、速度和面积优势非常明显。     

CMOS工艺复接器模块中选择器的设计

在光纤传输系统中,为了提高信道的利用率,需要用复接器将多路低速信号合成一路高速信号。选择器就是高速复接器模块中的关键部分,选择器的逻辑功能和性能直接影响复接器的工作。由于源极耦合场效应管逻辑(SCFL)电路工作速率高,因此选择器的设计就采用了SCFL电路结构。设计采用全定制的设计方法,在参数调整过程中,采用一种观察分组的新方法,并用SmartSpice进行了仿真,其结果达到了预期的目标。     

运用数据选择器实现组合逻辑电路设计方法

组合逻辑电路传统设计方法是采用门电路组成设计形式,设计时所需门电路器件多,电路相对复杂,应用价值差。运用数据选择器设计组合逻辑电路方法,可以实现任何不同组合逻辑函数,从而实现组合电路设计,适应范围广,并且其设计电路简洁,接线方便,工作可靠性、稳定性高。因此利用数据选择器设计组合逻辑电路具有一定的应用价值,能解决常规门电路设计存在不足,提高电路设计水平。     

集成数据选择器实现组合逻辑函数技巧

用集成数据选择器可以实现任意组合逻辑函数,实现的方法有代数法和卡诺图法,当逻辑函数变量数较多时,代数法求解过程繁琐,而卡诺图法求解过程较简单。本文给出了用卡诺图法实现任意组合逻辑函数（含约束项和不含约束项两种情况）的方法,教学实践证明,这方法学生容易接受和理解,有较好的教学效果。     

应用多路选择器设计多输入逻辑电路

数字逻辑化简是数字系统中的一个重要问题,经典方法采用布尔代数式和卡诺图化简,现代虽可采用计算机辅助逻辑综合,但在一般数字设备中,手工的卡诺图化简仍不失为有效手段,可是它在多变量(大于5、6变量)的情况下,便难于处理,为此,如何充分发挥现有中规模器件集成度较高的优点,扩展其逻辑功能,以便用于常用数字系统中组合逻辑及时序逻辑网络综合。多路选择器在处理这类问题上,有其特有的优点,本文拟就多路选择器扩展应用于多输入逻辑设计作一简要介绍。     

1×8阵列波导光栅型波分复用/解复用器设计的一种简单方法

用有效折射率法 ,采用近轴近似和波导模场分布的高斯近似 ,简化了阵列波导光栅( AWG)器件的设计过程中繁杂的计算 ,且保证了器件的性能指标 .给出了设计思路 ,并给出了 1× 8路、中心波长为 1 550 .9nm,波长间隔为 1 .6nm的 AWG波分复用 /解复用器的设计实例     

判奇电路实现方法探讨

以三输入判奇电路设计为例,通过对其输出函数表达式的形式变换,分别采用多种门电路及译码器、数据选择器等74系列器件进行电路设计,给出了7种电路实现形式,并分析了各种电路实现的优缺点。此例说明了组合逻辑电路设计的灵活性及电路实现的多样性。所采用的设计方法对其他组合逻辑电路设计具有一定的启发与指导意义。     

异号权重模板CNN的似细化特性及其应用

本文发现并以定理的形式证明了具有异号权重模板的细胞神经网络系统在非均匀增益分段性输函数下的细 化稳态性性。     

An initial planning model of computer networks using availability criteria

The paper describes a mathematical model for use in the initial planning of communication networks involving a number of terminals connected through multiplexers to a central computer. The model makes use of the two-thirds power relationship between multiplexer and terminal density to minimise cable distance to assess the total network cost including that caused by loss of availability.The total cost is given for both a star and a multiplexer network with and without the use of standby lines and the number of multiplexers is derived which minimises the total network cost.Included in the model is a method of assessing the total cost of a multiplexer network when the terminal density varies discretely throughout the computer service area.Finally, as an example of the model's application we derive the total cost of the different networks for the special case when the terminal density varies continuously throughout.     

An analytic method for the design of a constant resistance multiplexer

The design of a constant resistance multiplexer composed of three reactance ladder networks connected either in series or in parallel is a very practical problem. In this paper, an improvement on Norton's method and a set of necessary and sufficient conditions on the realizability of a Butterworth or elliptic constant resistance multiplexer are presented. Two illustrative examples are given to show the design procedure.     

MOSFET-like CNFET based logic gate library for low-power application: a comparative study

The next generation of logic gate devices are expected to depend upon radically new technologies mainly due to the increasing difficulties and limitations of existing CMOS technology. MOSFET like CNFETs should ideally be the best devices to work with for high-performance VLSI. This paper presents results of a comprehensive comparative study of MOSFET-like carbon nanotube field effect transistors (CNFETs) technology based logic gate library for high-speed, low-power operation than conventional bulk CMOS libraries. It focuses on comparing four promising logic families namely: complementary-CMOS (C-CMOS), transmission gate (TG), complementary pass logic (CPL) and Domino logic (DL) styles are presented. Based on these logic styles, the proposed library of static and dynamic NAND-NOR logic gates, XOR, multiplexer and full adder functions are implemented efficiently and carefully analyzed with a test bench to measure propagation delay and power dissipation as a function of supply voltage. This analysis provides the right choice of logic style for low-power, high-speed applications. Proposed logic gates libraries are simulated using Synopsys HSPICE based on the standard 32 nm CNFET model. The simulation results demonstrate that, it is best to use C-CMOS logic style gates that are implemented in CNFET technology which are superior in performance compared to other logic styles, because of their low average power-delay-product (PDP). The analysis also demonstrates how the optimum supply voltage varies with logic styles in ultra-low power systems. The robustness of the proposed logic gate library is also compared with conventional and state-art of CMOS logic gate libraries.