先行控制技术

为解决快速部件(处理机)和慢速部件(主存贮器)之间的速度匹配,HDS—9采用了先行控制技术。从系统结构角度看,先行控制部件(XK)好比在处理机和存贮器之间增加了一个信息缓冲站,高速处理机直接与它沟通,摆脱了慢速存贮器的束缚。这里介绍HDS—9有关操作数的先行控制技术。     

具有程序存贮器和记号存贮器的数据流计算机结构

本文提出了使用两种存贮器——程序存贮器和记号存贮器的一种新的数据流计算机结构。程序存贮器(PM)存贮数据流程序或图以指明指令间数据相关性。在程序执行期间不需要改变PM,对每一个处理或操作部件需要复制PM 的内容。记号存贮器(TM)主要存贮当前需要的数据值并起到类似传统计算机上的累加器或寄存器的作用。要求TM 的容量相对地小,因为数据值在TM 中占留的时间是非常短的。在我们的结构中由于采用小容量的TM,从而可以减少操作部件和存贮器之间开关机构的复杂性以及控制电路的规模。     

用于RISC体系结构中的CACHE缓存设计与实现

一、前言 为了提高计算机系统的性能,结构设计者急待要解决的问题之一是使处理机与主存贮器在速度上实现匹配,以保证处理机接近“全速”工作。通常采用的方法是在处理机与主存之间插入一个高速缓冲存贮器——cache存贮器。cache存贮器是一个小容量、高速的缓冲器。它暂时     

MU5中央处理机的基本结构

MU 5中央处理机是由指令缓冲部件(IBU)、直接操作数部件(PROP)、间接操作数部件(SEOP)、主运算器(ACC)、变址运算器(B)、存贮器访问控制器(简称存控SAC)和局部存贮器组成,如图2.1所示。 指令缓冲部件通过存控从存贮器取指令,送到直接操作数部件,直接操作数部件对每条     

高速缓冲存贮器的设计

近年来,高速缓冲存贮器(Cache)对计算机的系统结构产生了重大的影响,由于它的应用,大型慢速存贮器似能以高速缓存的速度操作,大大提高了系统的工作效率。Cache的效能基于这样的事实:当从存贮器的某个单元取得信息时,其附近的一些单元可能很快被访问,这就是所谓群集的信息。因此,使用高速缓冲器的系统是在假设使用群集信息的前提下,由硬设备控制,自     

80386DRAM存贮体的设计

一、前言80386 32位微处理器可与静态 RAM(SRAM)、动态 RAM(DRAM)和高速缓冲存贮系统进行接口。由于 DRAM 存贮器在访问和周期刷新之间需要预充时间,所以 DRAM 存贮器的数据传送速度往往要低于 SRAM 存贮器。然而 DRAM 存贮器具有以低价格构成大容量存贮系统的特点,因而得到了广泛的应用。     

指令缓冲存贮器的效能分析

<正> 一、引言随着计算机系统的日趋大型化,对主存贮器也提出了更高的要求,即要求存贮器的存取速度快、容量大、成本低。然而,由于受到技术和成本的限制,到目前为止还没有一种存贮器能完全胜任这种要求。因此,在高速计算机中普遍地遇到了高速运算与主存贮器之间在速度上存在差距的矛盾。于是在运算控制中引入了非常复杂的先行控制技术。由于高速小容量存贮器技术的发展,把它作为低速大容量存贮器的补充,分级组合     

一台双Intel8086型计算机系统

引言 在计算机系统的设计中,其基本原则总是要对最高成本的资源进行最充分的使用。在过去,对一个典型的计算机系统通常分为中央处理器部件(CPU),主存贮器部件(随机存贮器RAM和只读存贮器ROM)及输入输出部件(I/O)。而且设计的主导思想首先是要尽力提高CPU的效率,其次是存贮器,最后是I/O部     

附录L OMEN-60正交计算机

Sanders OMEN-60计算机与向上相容的小型正交陈列处理机(小型-OAPS)属于同系列,它们是为高速数据处理而设计的实时设备。和其它系统和结构相比,这些处理机着重在外部设备和大型正交存贮器(OM)之间的快速通讯,正交存贮器的存取有两种方式:通常的按字访问,垂直的(二次访问/64字的位一     

785 MOS主存模块的设计

<正> 一、引言在大型计算机及巨型计算机系统中,随着运算速度的日趋提高,对主存贮器的要求越来越高,不但要求容量大,而且要求速度快。785计算机主存容量达200万字,数据传送速率达40M 字/秒。为了达到上述目的,主存系统通常采用多存贮体、多模重迭操作、多总线访问、多字读出等技术。一般说来,多存贮体只能扩充存贮器的容量,只有在存贮体的基础上配上控制电路形成独立的存贮器(即存贮模块)时.才有可能采用多模     

一个存贮访问控制器的设计

由于大型高速并行计算机系统的发展,对主存贮器的速度和容量的要求也越高。原在中小型计算机中,简单的存贮器控制已不适应大型机系统中对主存控制的需要。随着计算机系统结构,以中央处理机为中心发展到以主存贮器为中心来组织计算机,并业已采用LSI电路和半导体存贮器作主存,以分布式计算机概念来组织计算机系统的发展,存贮控制器,将用来作为协调和控制分散开的处理机的重要互连接口部件。特别是随着单片LSI微处理机,多处理机系统结构的发展,使存控部件将成为一个互连子系统,来     

个人顺序推理机(PSI)的硬件实现和设计

PSI 是一台个人计算机,在日本的第五代计算机系统(FGCS)划计中,它被设计来作为开发软件和硬件的工具。本文描述了PSI 的硬件系统和PSI 在数据处理和顺序控制部件等方面的独特性质。PSI 系统的基本语言采用逻辑程序设计语言,它由大容量主存(16M 字)、交互式I/O 设备,以及操作系统支持和语言支持的硬件组成。PSI 的机器语言是基于逻辑程序设计的一种高级语言,其描述级别非常类似于Prolog 语言,我们称之为核心语言版本0(KL0)。KL0的基本操作—一致化和回溯,是由KL0的固件解释器和一些硬件部件协同执行。这些硬件部件包括转移和调度机构测试标志,作为堆栈访问的Cache 存贮器、用作尾递归优化的高速局部存贮器(称之为工作寄存器组)。CPU 中使用的是商用高速肖特基TTL 集成电路,CPU、主存和I/O 控制器的印刷电路板与辅存一道装在一个单独的机柜中。     

高速缓存单元原理及设计实现

Cache是一种容量小、速度快的存储器阵列,位于主存和CPU内核之间,保存着最近一段时间处理器涉及到的主存块内容。为了改善系统性能,CPU尽可能从Cache中读取数据,减小慢速存储器给CPU内核造成的存储器访问瓶颈问题的影响。     

Univac CP-667军用计算机

美国斯派瑞·浪德公司尤尼瓦克分公司最近为美国海军船舶局研制成CP-667型军用计算机。该机在计算速度和存贮容量方面,均可敌得上现有的最大型商业计算机,其尺寸为:3(长)×3(宽)×3(高)呎。 CP-667计算机的内磁芯存贮器的容量为131000个36位的字,每一个字的访问时间为1微秒,其容量比现有的军用机和商用机均高。 单独的磁薄膜控制存贮器的存取信息周期为400毫微秒。小型薄膜非破坏读出存贮器通过外     

双极型64×32位集成电路存贮器模型

一、引言随着计算技术和集成电路技术的发展,要求提供一种存取周期性短,读写速度快,使用方便灵活的存贮体能与运算部件的工作相匹配,作为慢速大容量存贮器的缓冲。目前双极集成电路存贮器已被广泛采用。我们和半导体器件研制单位的同志们一起,以毛主席的实践论为武器,通过大量试     

紧密耦合多处理器系统中的高速缓冲存贮器结构

当前技术发展的趋势是处理器与存贮器之间速度的差距越来越大。对于高性能的多处理器系统,特别是通用计算机,高速缓冲存贮器(cache)是必不可少的。下面几个关于多处理器系统中的高速缓冲存贮器是一种非常活跃的研究课题。     

系统结构

1.1 系统组成和特点 1.1.1 系统组成 2900系列的系统组成如图1.1所示。每台机器主要包括主存、中央处理器(CPU)、存贮器访问控制器(SAC)、外设控制器和外围设备。根据各挡机器规模的不同和用户的不同要求,各种部件的数量可能不同。     

存取周期为2.18徽秒的兆位磁心存貯器

美国国际商业机器公司在59年底制成了一个新的高速磁心存贮器(IBM7302型)。现已用于STRETCH、IBM7080、IBM7090等计算机上。存贮器全部采用固体元件,其存取周期为2.18微秒。取数时间为1微秒,存贮容量16,384字,字长72位,共用磁心1,179,648个。     

IBM 360-85型计算机的结构形态 Ⅰ总体结构

85型机的基本投计目的是,为360系统添加一台在各种工作范围内均能提供高性能的计算机。模拟研究表明,85型机将提供的内部性能平均提高3～4倍,其主存贮器的容量能扩充到4,000,000字节(bytes)。 本文从360系统的结构角度,论述85型机的主要元件,其中包括附加于该机的称之为cache的高速缓冲存贮器。 还简要地叙述了导致高速缓冲存贮器的采用,高速缓冲存贮器参数的选取,以及验证系统内部性能的模拟研究情况。     

小型快速数字计算机的系统设计

本文介绍了一台250兆赫的隧道二极管计算机的系统设计。为了克服运算速度与主存贮器速度之间的脱节,采用了复杂的超前控制技术并对此作了详细讨论。在机器结构方面,提出了在运算器中用后进先出存贮器来代替累加器。运算器、变址部件以及输入输出部件都设计得能各自独立运行,并能高速地执行简单的算法。预计这台机器每微秒能执行四条到五条指令。