VXI总线C尺寸计数器模块的研制

基于ＶＸＩ总线Ｃ尺寸计数器寄存器基模块的原理及实现方法，对ＶＸＩ寄存器基模块接口技术以及等精度测量的方法进行了分析。该模块接口及测量操作由内部单片机控制，不仅具有一般通用计数器的功能，而且可以进行连续时间间隔测试及阿仑方差的测试，已成功用于“军用车辆ＶＸＩ总线发动机测试系统”中。     

一种新颖的乘法器核内建自测试设计方法

提出一种新颖的乘法器核内建自测试（BIST）方法。结合C可测性与伪随机测试的优点。所设计的测试电路的附加面积比传统的伪随机电路要低56％，该方法采用独特的赋值方法。生成精简的、故障覆盖率高于99％的测试图形，并用开发的软件对测试图形排序和压缩，平均跳变密度和宽度得以大大减少．基于上述研究成果，可容易实现低成本BIST电路，基于Synopsys相关工具软件的模拟和分析结果表明，提出的BIST电路在面积、功耗和速度等方面均优于现有的BIST设计。     

DF-FPDLMS自适应滤波器的可测性设计与测试

基于加法器的测试生成,提出了直接实现形式的细粒度流水线延迟最小均方自适应滤波器的一种可测性设计的测试方案。在测试模式下,该设计通过滤波器组成模块的分层隔离及由寄存器转化成的扫描链提高了可测性;通过复用部分寄存器和加法器避免或最小化了额外的测试硬件开销。该方法能在真速下高效地侦测到滤波器基本组成单元内的任意固定型组合失效,且不会降低电路的原有性能。     

VGA寄存器组的操作安全性

对VGA寄存器组的操作安全性进行了研究，提出了实现VGA寄存器的安全操作的一个接口函数．     

USB 2.0设备控制器IP核的Verilog HDL设计

介绍了一种设计USB2.0设备控制器IP核的方法．着重分析了UTM1接口、协议层、存储器接口、仲裁器及控制和状态寄存器等几个结构模块及其设计、使用上述方法在Xilinx ISE软件平台上，实现了USB2．0设备控制器IP核的Verilog HDL语言代码及其验证.     

基于改进图染色算法的ASIP寄存器分配器

针对传统的图染色算法很难为不规则结构的专用指令处理器（ASIP）生成优化代码的问题,提出一种能描述ASIP寄存器复杂约束关系的数学模型;改进了传统图染色算法,通过生命周期分析,将各种分配约束限制在一张有向数据相关图中,将寄存器分配问题转化为对有向数据相关图的简化问题;应用改进图染色算法构造了一个ASIP编译器.测试表明：和传统的图染色算法相比,改进图染色算法能充分地考虑寄存器之间的相互约束,降低了目标代码的空间尺寸,减少了寄存器的溢出.     

时序检测器的设计

论述了时序检测器的两种设计方法：最少状态数法和移位寄存器法，并且对所采用的穆尔电路和米利电路作了比较详细的分析和比较，从而提出选用穆尔电路和米利电路的原则。     

硬件描述语言RHDL及模拟系统TJRS的实现

本文介绍了一种多层次结构化的硬件描述语言ＲＨＤＬ：它的组成，结构和特性，叙述了与之相适配的数字系统ＣＡＤ工具－寄存器级模拟系统ＴＪＲＳ讨论了该系统的功能，结构和设计实现方法。     

易测试PLA的一种新设计及其测试方法

本文提出了一种易测试ＰＬＡ的新设计，这种设计使ＰＬＡ易于测试，所增加的硬件只是一个ｍ位移位寄存器．本文还详述了对这种ＰＬＡ进行测试的方法，该测试方法只需要很少的测试向量，测试结果计算简单，具有很高的故障复盖率．     

构造移位寄存器全部序列的方法——质圈合并法和M圈分离法

作者提出了移位寄存器循环序列(又称为圈)应分为质圈和复合圈的概念。又证明了n级移位寄存器的全部质圈就是n-1级移位寄存器的全部圈。在分析质圈和复合圈的各种性质的基础上,提出了两种构造移位寄存器全部序列,即全部圈的方法:质圈合并法和M圈分离法。用这两种方法可以构造出目前还没有有效方法构造出的n=5的全部移位寄存器序列。结果表明n=5的序列(圈)共有30176个。这些结果已储存在计算机的软盘中,占900K的存贮空间。并用各种方法验证了它们的正确性。各种长度的循环序列的总数,已列成表附在文中。并用二进制码将各种序列打印成表,合计300页,以备选用。     

FCT6芯片的内建自测试方法

ＦＣＴ６芯片是一个集成了Ｉｎｔｅｌ８０３１微处理器及一些外围电路的嵌入式微控制器,它的集成度和复杂度高,又有嵌入式ＲＡＭ部件,而且芯片管脚数相对较少,必须要有一定的可测试性设计来简化测试代码,提高故障覆盖率。简要讨论了ＦＣＴ６芯片的以自测试为核心的可测试性设计框架,着重介绍了内建自测试的设计与实现,即：芯片中控制器ＰＬＡ和内嵌ＲＡＭ结构的内建自测试设计。测试代码开发过程中的仿真结果表明,这些可测试     

RF build-in self-test and key measurement processing for the low-cost system-on-chip

The major occupation in testing cost for the RF blocks of a system-on-chip (SOC) makes it a critical issue in the current complex integrated system. In this paper, a low cost RF Build-In Self-Test structure and methods for processing test data are proposed. The RF front-end has been tested with the help of on-chip DSP, CORDIC and ADC converters. The Digital Fourier Transform (DFT) and SNR results of the generated digital signature are presented in detail with the innovated logarithm calculation method. With the specified loopback structure design, the internal test tone can be used to avoid external noise influence. The RF BIST is applied and verified in mass production, which is effective for low-cost production. Compared to the traditional RF testing, this method can reduce the hardware overhead and decrease the cost with high testing quality.     

累加器实现的时延故障单跳变测试序列生成

时延故障的内建自测试通常需要施加测试向量对,包括多跳变向量与单跳变向量。理论与实践表明,单跳变向量比多跳变向量具有更高的强健时延故障覆盖。该文提出了一种采用累加器的单跳变向量生成方案,与以往的方法相比,具有更低的硬件成本。同时,产生所有单跳变向量的时间也接近理论最小值。通过对已有累加器的复用,作为测试序列生成极大地减少了系统性能占用与硬件成本,可有效用于强健时延故障的测试序列生成。     

板级SRAM的内建自测试(BIST)设计

板级SRAM的内建自测试的设计,是为了确保板级SRAM的可靠性。考虑到板级SRAM各种故障模型,选择使用MarchC-SOF算法,其对呆滞故障、跳变故障、开路故障、地址译码器故障和字节间组合故障有100%的故障覆盖率,优化面向"字节"的MarchC-SOF算法和扩展延时元素后,算法可对SRAM进行字节内组合故障和数据维持力故障测试。同时在只增加少量成本的情况下,使用FPGA构成存储器的BIST控制器,可以满足SRAM的可测性的要求。     

时延故障低成本单跳变测试序列生成器

为了避免时延故障测试因额外测试器插入导致过高的硬件成本和性能降低,本文提出了一种内建自测试测试向量生成器设计.该方案通过对累加器结构作低成本的设计改进,并通过一种高效的单跳变序列生成算法设计了时延故障测试序列生成器.该设计改动微乎其微,通过将原有加法单元替换为一种改进的加法单元,对加法器原有关键通路无任何额外的时延影响.该累加器可执行通常的累加运算,在测试时又可担当测试器.与以往的方法相比,具有两个显著优点:低的硬件成本及低的时间开销.由于累加器在VLSI电路中普遍存在,本文的复用设计节省硬件成本,可有效用于强健时延故障的测试序列生成.     

改进Tent混沌序列的数字电路BIST技术

针对目前数字电路规模变大,测试困难的特点,提出了一种基于改进Tent混沌序列的数字电路BIST技术.采用改进混沌Tent映射模型构建硬件电路并产生具有白噪声特性的"0-1"随机序列作为数字电路的自动测试生成图形,利用CRC特征电路分析输出响应,并得到混沌序列的测试响应特征码,通过特征码的不同来检测故障.研究表明,本文方法易于BIST技术实现,相比于普通M序列性能优越,能够得到更高的故障检测率和故障隔离率,适合于FPGA等大规模可编程逻辑电路的自动测试.     

边界扫描结构下的BIST内核及FPGA实现

从国内厂家一个实际的内核电路出发,对其进行BIST插入及边界扫描测试的研究;在VHDL描述的基础上,用FPGA实现设计思想,并通过了边界扫描主控机的实际测试运行,其过程验证了将边界扫描和BIST技术应用于MCM或PCB板功能测试的可行性.     

全ROM化并行乘法器

本文提出全ROM化并行乘法器的构成方法,这种乘法器由于抛弃CLA型加法器,而采用全ROM化多输入并行加法网络作为部分积的加法电路,比Wallace方式和Dadda方式大大提高乘法速度。全ROM化乘法器具有结构简单、速度快、容易实现LSI化和CAD化的优点。因此,作为新型运算部件,在智能化仪器和数字专用处理器中具有极好的推广价值。     

基于优化权集的数字集成电路随机测试

提出了一种基于确定性测试集的数字集成电路随机测试生成方法。通过将完备测试集分成若干子集，由每一子集计算产生子集中测试矢量的被测电路各主输入端取“1”值的概率组合即所谓的权集。通过减小测试子集生成概率的方差可以减少低生成概率的测试矢量数，进而减小在高故障覆盖率下的测试长度，该方法对大规模集成电路的内测试和外测试皆适用。