ECL256×16位双极全译码半导体存储器

我们采用中国科学院上海冶金所与我所共同研制的ECL全译码256×1组件组装的存储插件,容量为256字×16位。在模型机上地址工作方式下,取数时间达31ns。模型机的最高工作频率达到65ns。-5V 电源的工作范围可变化±10%。模型机设有较复杂的硬件自检逻辑对存储插件进行检查。存储插件在模型机上连续考验了440小时,没有出错。通过实验和考验证明,这种全译码 RAM 256×1组件及用其组装的存储插件。达到了预定的设计指标。本文对如何使用这种256×1全译码存储器作一介绍。     

采用ispLSI1016芯片扩充计算机I／O地址

计算机Ｉ／Ｏ地址资源有限，硬件接口电路不应占用过多的Ｉ／Ｏ地址，采用对数据总线译码的方法可以几乎不受限制的扩充Ｉ／Ｏ地址。设计中应用了新型的大规模可编程集成芯片－ｉｓｌＬＳＩ１０１６，提高了硬件电路的集成性、可靠性及保密性。本文对ｉｓｐＬＳＩ系列芯片的开发与应用具有一定的参考价值。     

基于GAL的VME总线接口电路及程序设计

根据VME总线规范和协议要求,基于GAL芯片进行了VME总线地址译码、数据读写及中断控制接口电路的设计,完成了电路板设计和研制,试验研究表明其功能满足要求,文中所提出的设计思路方法合理可行。     

8098单片机程序存储器扩展特例

在8098单片机智能仪表的开发过程中，往往要外扩展程序存储器。当程序容量小于16K时，一般选用EPROM27128芯片。然而，由于8098程序开始执行的地址不是0000H，所以A13地址线不能与27128直接联接。一般的联接方法如图1所示。138译码器Y。地址为0000H～1FFFH，一般作外部RAM或1／O口。图1Y1；地址为2000H～3FFFH－8K，Y2地址为4000H～5FFFH－8K。将又Y1、Y2相与，就可选27128的全部空间（16K），其中分上、下8K，分别由A0～A13内部译码。但是，8098程序从2000H地址开始执行，而这一地址正是A13为“1”。这样，在27128被选中进…     

认识你的主板

主板，英文名“Mainboard”或“Motherboard”，简称M/B。就如我们的家的空间能布置家具一样，主板也是计算机各种设备安家落户的场所．CPU、显卡、声卡．包括键盘、鼠标等都需要通过主板来进行连接。一般为矩形电路板．上面有BIOS芯片、I／O控制芯片、扩充插槽、直流电源连接插件等元件。电脑通过主板将CPU等各种器件和外部设备有机地结合起来形成一套完整的系统。     

巧查计算机故障11法

计算机系统硬件部分由系统部件、键盘、显示器、磁盘、打印机等组成,所有这些部件都可能发生故障。要排除故障,最主要的是设法找到产生故障的原因。笔者根据自己的维修实践,介绍寻找故障的若干方法如下: 1.拔插法 拨插法是将插件板“拔出”或“插入”来寻找故障原因的方法。 例如,机器在某时刻出现“锁死现象”,尤其是采用总线的机器,出现“死锁”很难确定故障原因,采用该方法能迅速找到故障的原因。一块一块地拔出插件板,即每拨出一块插件板,开机检查机器状态。一旦拨出某块板后,故障消失,机器恢复正常,说明故障点就在该板上。拨插法不仅适用于插件板,也适应于大规模集成电路芯片,因为这些芯片是插在管座上的。     

采用并行分层译码的LDPC译码器设计研究

基于并行分层译码算法的LDPC译码器可以使用较小的芯片面积实现较高的译码速率。提出一种基于该算法的译码器硬件设计方法。该设计方法通过使用移位寄存器链,来进一步降低基于并行分层译码算法的译码器芯片面积。该硬件设计使用TSMC 65 nm工艺实现,并在实现中使用IEEE 802.16e中的1/2码率LDPC码。该译码器设计在迭代次数设置为10次时可实现1.2 Gb/s的译码速率,芯片面积1.1 mm2。译码器设计通过打孔产生1/2至1之间的连续码率。     

MCM6605A L/L1/L2 MCM6605A P/P1/P2 MOS N沟硅栅4096位动态随机存取存贮器

MCM 6605A 是高速动态随机存取存贮器,具有高性能、低成本,适用于主存贮器、缓冲存贮器和外部存贮器。是按一位4096字编排的,这些存贮器是采用选择氧化 N 沟边硅栅工艺制造的,以使器件的速度、功耗、集成度达到最佳性能。除单个高电平时钟外,所有地址和控制输入是与 TTL 兼容的。全地址译码可作在芯片上,为了使用方便,可与地址寄存器结合起来。整个存贮器的更新是由连续循环通过地址 AO—A4(32周期)的周期完成的。每次最大更新时间是2.0毫秒。     

基于集成芯片热模式的PCB电子电路故障诊断方法

本文提出了电子电路故障诊断的一种新方法，以集成芯片热模式为出发点，利用红外测温传感器对电子电路中集成芯片温度进行有效的非接触测量，建立集成芯片工作温度标准热模式(WTSTM)，并对电路板芯片若干故障现象进行试验。将实验结果与WTSTM进行比较分析，采用模糊推理算法确定传感器测量值对各诊断元件的隶属度函数，并根据隶属度来确定故障元件。论证了该方法的可行性和有效性。     

使用常规IC的演化硬件电路设计实例

在讨论了EHW运行机制及其在一般硬件实验环境中所面临问题的基础上，具体针对一种分频电路进行了基于常规计算设备和普通TTL芯片的演化研究和具体实现，进而完成了能以闭环方式进行系统演化的实验环境；运行结果表明，该方式既从原理上保留了演化硬件的全部特点，又在一定程度上摆脱了对FPGA等类型可编程芯片和相关软件环境的依赖，可以在此基础之上有效地进行多种演化策略和演化方式的研究，具有一定的实用价值。     

监控系统硬件电路板可靠性计算

文中主要以调频激励器监控板FMDC22A为例，结合国内外硬件可靠性分析计算的方法以及自己从事硬件开发工作的经验，总结出了硬件工程师计算印刷电路板可靠性指标的方法和步骤；文中主要从系统的模块划分、建模、基本元件计算、模块电路计算、系统计算等几个方面辅以分析，实例阐述了印刷电路板可靠性研究的精髓，对硬件工程师开发电路板会有很大的帮助。     

基于PCI总线的ARINC429总线接口板硬件设计与实现

介绍了一种基于PCI总线的ARI NC429总线多通道智能接口板硬件设计与实现,设计中,采用了PLX公司的PCI9052作为PCI总线接口芯片,采用TI公司的TMS320F2812作为接口板的嵌入式CPU,采用Device Engineering公司的DEI1016和BD429芯片配套使用作为ARI NC429总线接口,采用Altera公司的FPGA芯片EP1C12来实现接口板的地址译码和逻辑控制等功能;该电路设计方案简化了接口板PCI接口电路的设计,有效地提高了接口板的执行速度,同时具有集成度高、体积小、通信通道数可改变等优点。本接口板已在多个工程项目中得到应用,实验证明其工作稳定,性能良好。     

基于SOVA算法的Turbo译码器的设计与优化

给出了基于SOVA算法的Turbo译码器的硬件设计系统结构，通过对关键模块的硬件资源占有及译码时序的分析，提出了减少硬件资源、降低硬件功耗以及提高译码速度、减少译码时延的优化设计方案。采用NC Simulator的仿真分析以及Cyclone II系列FPGA芯片的硬件测试表明，该文提出的优化设计方案减少了约40%的硬件资源，且译码速度提高了约60%，达到了降低功耗和提高速度的双重功效。     

高性能1024单元开关电容P沟道绝缘栅场效应晶体管存储器芯片的设计

本文介绍由绝缘栅场效应晶体管(IGFET)开关电容存储单元组成一个全动态译码、1024字×1位的P沟道随机存储器。采用10伏的驱动电路,测得芯片取数时间为150 ns,周期时间为300ns。当周期为300ns时测得通导芯片的功耗低于80毫瓦(80微瓦/单元),而在较低速度时其功耗更小。它在100℃时恢复功率低于1微瓦/单元。在准平衡设计中,两个16行×32列存储单元矩阵由选通触发器的电荷敏感器及读写电路所膈离。存取一个矩阵中的一行单元及采用另一不工作的矩阵去平衡共式信号并允许通导芯片可靠鉴别存储电荷。到敏感器的标称输入信号估计为±2V。可以快速关闭且也考虑到单元电荷的变化和触发器阀值的不平衡。平衡读写电路可从芯片取出读出信号进行差动鉴别。译码电路使用单线二进制地址输入使通导芯片的动态地址反向。制造工艺采用具有离子注入源、漏和沟道夹断的P沟道自对准栅。采用两层钨金属化系统,它具有磷玻璃和氮化硅及非电镀金梁式引线。设计和加工结果得到了小单元面积(用10微米的设计规则,面积低于5密耳~2),每单元仅半个结点,由于第二层金属清晰度仅用四道光刻步骤就可得到高成品率,阀值电压的相对不灵敏性变化为±(1/2)伏,以及取数和周期时间短,工作压降低(10伏)及功耗低。该存储器芯片已完成了设计、制造和测试。其芯片由1024个开关电容存储单元组成,与取数电路有关的包括有地址译码、选通触发器鉴别恢复及读写电路。设计的主要目的在于高速、低功耗、宽工作容限和制造方便。为满足这些目的而采用了准平衡设计、动态译码电路和相当大的光刻容差。     

基于CH365的PCI语音数据采集卡的设计

PCI总线已成为当今计算机的主流总线,各种基于PCI总线的系统应运而生.语音数据采集卡就是一种以PCI总线作为接口的系统.文章对PCI总线控制专用芯片CH365的特点、本地硬件定址等功能做了详细的介绍,并简单阐述了将I/O口扩展、地址译码及本地硬件定址集成在CPLD内的实例,以及此系统在通信系统中的应用.     

低成本微反应槽PCR芯片阵列双重控制系统

设计了内部不含温度传感元件、加热元件的低成本微反应槽聚合酶链式反应（PCR）芯片．研制了宏观集中控制与微观分散控制有机结合的双重控制系统，该系统具备对PCR芯片的批量处理能力；宏观集中控制装置以水为传热媒质通过特制换热器给芯片提供聚合酶反应所需的基本温度；在柔性印刷电路板上形成与芯片阵列对应的微型加热器阵列，针对各芯片进行分散的温度补偿。     

基于DSP系统的USB通信硬件电路CPLD实现及其固件开发

以TI公司的DSP芯片TMS320VC5402和Philip公司的USB控制器PDIUSBD12为例，通过CPLD芯片建立DSP与USB控制器相应的通信通道、由Verilog语言编程实现硬件电路，来满足二者之间时序的匹配及译码选通的要求，实现DSP与上位机之间USB通信的硬件电路。在此基础上进一步讨论了DSP下的PDIUSBD12 USB芯片固件的开发。     

一台20兆周不破坏读出薄膜存貯器

本文叙述一台磁薄膜存贮系统(字长48位,共256字),读取时间40毫微秒,不破坏读周期50毫微秒,写周期150毫微秒。给出了薄膜参数、系统结构和有关电路,并附有图片说明。采用不破坏读出方式来防止破坏读出薄膜存贮器恢复周期产生的恢复问题。80×60密尔的薄膜元件当读电流170毫安时能产生1/2毫伏读出信号。由于存贮体延迟约为8毫微秒,地址译码、读出放大和选通的时间允许为32毫微秒;这就要求一些独特的电路,包括一个隧道二极管译码矩阵和读写两用的单地址驱动器。     

网络处理器高速AES协处理器设计

针对高速网络处理器Gbps的加密要求,提出了一种快速AES加密算法的FPGA实现方案。在存储空间和数据访问时间等方面采用了T盒和分级地址译码,提高了硬件算法的并行度,使加密算法执行速度显著提高。以Xilinx Virtex2系列中的XC2V2000为目标芯片,综合仿真最高频率可达179.6 MHz,最大的数据吞吐量可达22.99Gbps。     

微反应槽PCR芯片阵列前馈-串级控制系统

设计了内部不含温度传感元件、加热元件的低成本微反应槽聚合酶链式反应（PCR）芯片，研制了宏观集中控制与微观分散控制有机结合的芯片阵列温度控制系统。宏观集中控制装置以水为传热媒质，通过特制换热器给芯片提供聚合酶反应所需的基本温度；在柔性印刷电路板上形成与芯片阵列对应的微型加热器阵列，针对各芯片进行分散的温度补偿。采用前馈一串级控制策略实现微加热器阵列与换热器最佳配合，共同完成各芯片温度的快速、精确控制。