一台大型机的MOS主存贮器的工程可靠性设计

本文较系统地介绍了一台大型机的高速大容量MOS 主存贮器的工程可靠性设计。从工程可靠性出发,对主存贮器的系统结构、逻辑设计、容错技术、工艺结构、元器件的测试筛选等方面做了论述;以该主存贮器实体为基础,对每个影响可靠性的基本元素(如元器件、金属化孔等)进行逻辑功能和出错机理分析;特别是利用失效率求平均无故障时间的公式,分析和计算了在有海明校验部件的系统中,产生一位错与多位错的比率,从而定量地计算出海明纠错的效率。该机运行两年多以来,证明了这些分析与实际是基本相符的。主存贮器经过几次连续考机和近二年运行,其平均无故障时间已经超过1400小时。     

一个存贮访问控制器的设计

由于大型高速并行计算机系统的发展,对主存贮器的速度和容量的要求也越高。原在中小型计算机中,简单的存贮器控制已不适应大型机系统中对主存控制的需要。随着计算机系统结构,以中央处理机为中心发展到以主存贮器为中心来组织计算机,并业已采用LSI电路和半导体存贮器作主存,以分布式计算机概念来组织计算机系统的发展,存贮控制器,将用来作为协调和控制分散开的处理机的重要互连接口部件。特别是随着单片LSI微处理机,多处理机系统结构的发展,使存控部件将成为一个互连子系统,来     

用于RISC体系结构中的CACHE缓存设计与实现

一、前言 为了提高计算机系统的性能,结构设计者急待要解决的问题之一是使处理机与主存贮器在速度上实现匹配,以保证处理机接近“全速”工作。通常采用的方法是在处理机与主存之间插入一个高速缓冲存贮器——cache存贮器。cache存贮器是一个小容量、高速的缓冲器。它暂时     

差错改正电路的设计

前言目前,作为计算机等信息处理装置的主存贮器,大都使用MOS半导体存贮器。在这些主存贮器中、往往使用差错改正代码(Error Correcting Codes;ECC)。在主存贮器中使用ECC的主要理由如下:1)把半导体存贮器用作主存贮器的最初阶段,效果是很差的。为了提高可靠性,采用了ECC。2)为减少用作主存贮器的每一存贮器集成电路封装的外引线数,采用了一位结     

Ⅱ 高速缓冲存贮器

本文详细地叙述了确立85型机存贮系统的高速度缓冲存贮器,它代表了85型机与360系统其它型机在基本结构上的独处之处。 讨论了高速缓冲存贮器的结构和操作,包括中央处理机所要数据的定位和恢复技巧。 叙述了确定采用高速缓冲存贮器所进行的内部性能研究,对选取的结构形态的性能和具有80毫微秒主存贮器的一台理论上的系统的性能做了比较。最后讨论并用图表示出了改变高速缓冲存贮器参数的结果。     

HDS-801系统中央处理机的可靠性设计

HDS-801系统是一台采用 74S系列中规模集成电路作为逻辑元件、半导体MOS大规模集成电路作为主存贮器的高性能中型通用电子计算机系统. 它的主要性能: ·32位字长; ·四种指令形式,共有190条指令; ·多通用累加器的运算处理结构; ·具有位运算操作,字节运算操作,定点运算操作浮点运算操作和双字长浮点运算操作;     

785 MOS主存模块的设计

<正> 一、引言在大型计算机及巨型计算机系统中,随着运算速度的日趋提高,对主存贮器的要求越来越高,不但要求容量大,而且要求速度快。785计算机主存容量达200万字,数据传送速率达40M 字/秒。为了达到上述目的,主存系统通常采用多存贮体、多模重迭操作、多总线访问、多字读出等技术。一般说来,多存贮体只能扩充存贮器的容量,只有在存贮体的基础上配上控制电路形成独立的存贮器(即存贮模块)时.才有可能采用多模     

一个使用高速缓存进行指令调度的方案

一、引言 对于大型高速计算机系统的设计,我们总希望很快的取得指令和数据,这就必须解决高速部件(Cpu)和慢速部件(MM)之间的速度匹配问题。一般在Cpu和MM之间增加高速的、小容量不同类型的缓冲存贮器解决,使得尽可能少访问慢速、大容量而且远的主存贮器,而尽可能多的访问快速、小容量而且近的小存贮器(如图1)。     

金属氧化铝半导体晶体管只读存贮器

最近,由于信息量不断增加,对计算机的大容量化、高密度、高速化、低成本的要求越来越高。为此,除了使用写入和读出重复性几乎相同的暂存器外,还研制成了只读存贮器,其用途是把固定信息多次重复读出,目前这种存贮器颇受重视。只读存贮器的特点是,写入时间此读出的取数时间长,写入用的外围电路简单,所以其造价低,而且由于只读出,故可缩短运算时间。只读存贮器不仅可做为数字表     

双极型64×32位集成电路存贮器模型

一、引言随着计算技术和集成电路技术的发展,要求提供一种存取周期性短,读写速度快,使用方便灵活的存贮体能与运算部件的工作相匹配,作为慢速大容量存贮器的缓冲。目前双极集成电路存贮器已被广泛采用。我们和半导体器件研制单位的同志们一起,以毛主席的实践论为武器,通过大量试     

IBM 360-85型计算机的结构形态 Ⅰ总体结构

85型机的基本投计目的是,为360系统添加一台在各种工作范围内均能提供高性能的计算机。模拟研究表明,85型机将提供的内部性能平均提高3～4倍,其主存贮器的容量能扩充到4,000,000字节(bytes)。 本文从360系统的结构角度,论述85型机的主要元件,其中包括附加于该机的称之为cache的高速缓冲存贮器。 还简要地叙述了导致高速缓冲存贮器的采用,高速缓冲存贮器参数的选取,以及验证系统内部性能的模拟研究情况。     

电子交换系统的微程序控制自校验处理机的设计

本文叙述了用于控制电子交换系统的一台低成本微程序处理机的内部工作。为了减轻维修难度和进一步提高组装的效率,机器的结构进行了规格化。 已经从数量有限的校验电路和适量的实时消耗得到了高度的并行自校验。所有数据操作设备都是组合的并采用奇偶预测技术来检出所产生的数据的误差。由于处理机的自校验特性,因此可实行具有故障保护的独立操作。 整个机器包括取下条指令在内,都在微程序控制之下。由于指令系统易于修改,因此微程序设计的灵活性可使软件和硬件并行改进。已经设计出一种充分利用存贮器的简单命令结构。外加微指令已被用于并行校验。由于存贮器具有预读能力,因此主存贮器访问时间对微程序周期时间的影响得以消除。 一台实验室样机已于1971年2月作成并开始运行,运算数据表明已满足了设计指标。     

80386DRAM存贮体的设计

一、前言80386 32位微处理器可与静态 RAM(SRAM)、动态 RAM(DRAM)和高速缓冲存贮系统进行接口。由于 DRAM 存贮器在访问和周期刷新之间需要预充时间,所以 DRAM 存贮器的数据传送速度往往要低于 SRAM 存贮器。然而 DRAM 存贮器具有以低价格构成大容量存贮系统的特点,因而得到了广泛的应用。     

超并行MIMD流水线式多机系统

超并行处理机系统有两个需要解决的瓶颈问题:1.多级互连网络的传输延迟;2.吞吐量.本文提出解决这两个瓶颈问题的新方案——由多级互连网络和存贮器组成的主存贮器充分利用流水线方式,以多股指令流流水线方式执行.就可以从根本上消除主存贮器的传输延迟,并配合使用高速缓冲存贮器消除吞吐量瓶颈.最后给出简要的模拟性能评价结果.     

双极型半导体存贮电路

<正> 近十年来,半导体集成电路得到迅速发展,集成电路存贮器作为计算机的重要部分的存贮部件,尽管还处于幼年时期,但已占有显赫的地位。在电路研制和系统应用的研究方面都得到人们十分注意。从高速缓冲存贮器到大容量的主存贮器都在逐步采用。其主要特点是速度快,工艺简单,便于生产的自动化,有利于减轻工人的劳动强度。随着大规模集成电路的研制和工艺的逐步成熟,高速度、低功耗、高密度的半导体存贮器,     

Z-80控制的EPROM读写装置

<正> 前言 随着大规模和超大规模集成技术的发展,微处理机和半导体存贮器亦得到了飞速的发展。在半导体存贮器中,UV EPROM由于它的速度快、单片容量大、功耗小,成本低,以及使用方便,可靠性高等特点,无论是在大中型计算机中作为半固定存贮器,还是在微程序     

1001机汉明纠错系统

从系统设计角度上提高机器的可靠性、可用性,可维修性这一综合技术已广泛用在大型计算机系统中。1001机是一台中型多功能通用数字计算机,要求结构简单、元件省、稳定可靠。在上述前提下,我们只在可校正技术方面做了一些尝试,取得了较好的效果。 在以往的机器中,广泛采用奇偶校验的方法来校验主存读出信息的正确性,若读出信息奇偶错则进入中断处理,这种方法有一定的局限性,它只能发现奇数位出错且不能纠正。因此校验效果不够理想。根据统计表明,主存贮器一位出错的概率占整个主存贮器出错的80～90％,     

紧密耦合多处理器系统中的高速缓冲存贮器结构

当前技术发展的趋势是处理器与存贮器之间速度的差距越来越大。对于高性能的多处理器系统,特别是通用计算机,高速缓冲存贮器(cache)是必不可少的。下面几个关于多处理器系统中的高速缓冲存贮器是一种非常活跃的研究课题。     

MCM6605A L/L1/L2 MCM6605A P/P1/P2 MOS N沟硅栅4096位动态随机存取存贮器

MCM 6605A 是高速动态随机存取存贮器,具有高性能、低成本,适用于主存贮器、缓冲存贮器和外部存贮器。是按一位4096字编排的,这些存贮器是采用选择氧化 N 沟边硅栅工艺制造的,以使器件的速度、功耗、集成度达到最佳性能。除单个高电平时钟外,所有地址和控制输入是与 TTL 兼容的。全地址译码可作在芯片上,为了使用方便,可与地址寄存器结合起来。整个存贮器的更新是由连续循环通过地址 AO—A4(32周期)的周期完成的。每次最大更新时间是2.0毫秒。     

先行控制技术

为解决快速部件(处理机)和慢速部件(主存贮器)之间的速度匹配,HDS—9采用了先行控制技术。从系统结构角度看,先行控制部件(XK)好比在处理机和存贮器之间增加了一个信息缓冲站,高速处理机直接与它沟通,摆脱了慢速存贮器的束缚。这里介绍HDS—9有关操作数的先行控制技术。