激光直接成像技术（V）—化学镀Sn和直接覆铜板上的LDI

4 在化学镀锡上的LDI 这是指经制备的在制板铜箔上涂覆上一层厚度为0.8/μm的锡箔,接着通过UV激光蚀去不需要的锡镀(涂)层及其底下的铜箔厚度3～5μm所形成的图形,最后以锡层为抗蚀剂进行碱性蚀刻(如常规的碱性CuCl_2蚀刻液),便可得到所期望的精细导体图形。     

电镀锡工艺成本的管理与改善

在印制电路板制程中,有采取图形电镀铜／锡,碱性蚀刻的办法形成线路图形;锡层仅仅是作为碱性蚀刻的保护层,在蚀刻形成线路后,用硝酸退锡剂将其处理掉。文章首先,从镀锡工艺的加工参数方面进行着手,结合碱蚀工序的加工特点,结合产品的设计特点,分析锡层合理厚度。其次,从电镀锡工艺的物料使用方面分析是采用锡球还是锡棒,哪种成本更合理,操作更简便,产品质量更有保证。     

员工培训实用基础教程（六）

光化学图像转移是制造印制板过程的一道重要的工序，它是将照相底版上的电路图像真实的转移到经过清洁处理过的覆铜箔层压板上，形成一种抗蚀或抗电镀的掩膜图像。抗电镀图像用于“图形电镀工艺”，即用保护性的抗蚀材料在覆铜箔层压板上形成负相图像，所需要的图像是铜导体表面，它经过清洁、粗化处理后，在其表面电镀铜及电镀金属保护层（如锡铅合金、锡镍、锡、金等抗蚀镀层），然后去掉抗蚀膜层进行蚀刻直至完成电路图形的加工。     

双面蚀刻薄介质材料埋容芯板可行性研究

用蚀刻薄膜材料法制作埋嵌式电容，其电容介质材料较薄，常用的电容介质材料厚度在8μm～50μm之间，因此在制作电容层图形时，容易出现皱折、破损的情况。目前可行的方法是用单面蚀刻法制作电容层图形。探讨运用双面蚀刻法制作电容层图形对电容值精度的影响及其可行性分析。     

片式减成法30μm／25μm（线宽／间距）COF精细线路的制作

随着晶片封装技术的不断发展,要求基板线路的精细度越来越高,50μm／50μm以下的COF（Chip on Flex）精细线路将成为未来发展的主流,但精细线路的制作一直是FPC生产上的难点,当线路在50μm／50μm以下时,成品率较低难以满足量产化的要求。本文中以公司的现有设备为基础,通过传统片式生产线,选用12μm铜箔作为基材、15μm干膜作为抗蚀层,使用玻璃菲林进行图形转移,同时通过表面处理、改变曝光、显影和蚀刻参数等,对30μm／25μm的精细线路进行研制,并通过金相切片测试仪、三次元测试仪、AOI（Automatic Optical Inspector）等对产品进行检查。结果显示,线宽、蚀刻系数和成品率都能达到小批量生产的要求。     

新产品与新技术（36）

精细线路用抗蚀干膜的新动向 日本旭化成公司针对PCB高密度化,推出精细线路用抗蚀干膜系列产品。有激光直接成像用ADH系列干膜,其中供减成法蚀刻工艺的干膜厚度1μm,最小线路解像度L/S=12μm/12μm;供半加成法图形电镀工艺的干膜厚度25μm,     

COF（Chip on Film）30μm／30μm精细线路的研制

近年来,随着驱动IC的I/O数量日益增多,芯片I/O端的排列密度也越来越大。为了与间距日益精细的芯片I/O端相适应,COF基板的线宽/间距已经普遍降到50μm以下,尤其是某些内部引线键合(ILB)端,其线宽/间距已经减小到15μm。由于传统的减成法存在不可避免的侧蚀问题,所以用它来制作如此精细的线路存在一定难度。但是使用半加成法就能很大程度的抑制侧蚀现象,它更适合于制作非常精细的线路。文章中,介绍以铜箔厚度仅有2μm的溅射型挠性覆铜板为原材料,采用半加成法制作了最小线宽/间距分别为50μm/50μm和30μm/30μm的精细线路基板。在半加成法的差分蚀刻工艺中,选用硫酸/双氧水蚀刻液来蚀刻去除基材铜,而不是选用常用的盐酸/氯化铜蚀刻液。结果表明,半加成法具有很好的蚀刻性能,其制作出的线路横截面非常接近矩形。即使基板的线宽/间距由50μm/50μm下降到30μm/30μm,线路的横截面依然非常理想,并没有出现向梯形变化的趋势。同时,由于半加成法所需的蚀刻时间非常短,它能很好的保持线宽,使其与设计尺寸一致。     

光学光刻工艺中邻近效应的定量分析

随着超大规模集成电路 (VLSI)图形密度的增大 ,邻近效应已成为光学光刻的关键问题之一。通常在平整硅片上对 0 5 μm图形采用 0 5 4NA和传统的单层i线抗蚀工艺时 ,密集图形和孤立图形间的线宽差异大约为 0 0 8μm。然而 ,这一线宽差异已严重地影响了实际生产的工艺稳定性。阐述了邻近效应对图形尺寸、线条与间隙占空比、衬底膜种类、曝光过程的散焦效应、与抗蚀剂厚度变化有关的抗蚀工艺条件和显影时间的依赖性。同时 ,采用 2种不同抗蚀剂实验监测了不同潜像对比度引起的关键尺寸 (CD)偏差。为减小实际图形因抗蚀剂厚度变化引起的CD差异 ,获得最佳抗蚀剂厚度 ,进行了一种模拟研究。     

超薄铜箔对精细线路制作的影响

在mSAP（改进型半加成法）工艺中,选择不同厚度的基铜对于蚀刻量有着很大的影响,而蚀刻量的大小会决定着线路补偿值,进而影响线路宽度和间距的设计。mSAP工艺常用的基铜厚度有：2μm、3μm和5μm。本文通过微切片、剥离强度测试以及扫描电子显微镜（SEM）来测试研究线路宽度补偿和基铜厚度之间的关系,同时确认出超薄铜箔对于线路可靠性的影响。     

超厚铜多层印制电路板制作工艺探讨

主要针对411．6μm（单位面积铜重量：12oz／ft^2超厚铜箔多层PCB的制作工艺进行研究,采用铜箔反面蚀刻＋压合＋正面蚀刻的技术,有效解决了超厚铜蚀刻困难和压合填胶困难等业界常见的技术难题,保证线路的蚀刻质量和压合的效果。极大提升了品质,满足了客户的特种需求。     

真空二流体制作35μm/35μm细线路的研究

文章尝试了采用真空二流体蚀刻试做35μm/35μm线路的可行性。经过实验证明:采用DES工艺&搭配合适的蚀刻设备,如真空二流体蚀刻机,可以把细线路制作等级提升到35μm/35μm;能获得大于3的蚀刻因子,局部区域的蚀刻因子更是高达14.99-11.82。此外,3μm铜箔可以获得集中度更高的线宽&更高的蚀刻因子。     

用于提高混合集成电路散热性能的Al衬底

据报导,日本研制成一种新的用于混合集成电路的Al衬底。这种衬底是在1～2mm厚的Al板上用环氧树脂作成一层厚度为50～150μm的绝缘层,在绝缘层上再形成一层厚度为35μm的铜箔。和以往的衬底相比,这种Al衬底的热阻大大下降。 绝缘层的电阻率为2.2×10~(15)Ω·cm,耐压为20KV/mm,介质损耗为0.016(100KHz)。     

CO2激光直接钻孔工艺的前后处理

近几年,电子产品朝轻,薄,短,小化迅速发展,印制线路板也随着这股潮流朝向高密度封装方向发展。尤其是积层板总数的增加和导通孔以及连接盘的小径化也日益显著。对于积层线路板而言,用来加工层间连接的盲通孔(BVH)的激光方法取决于导通孔和连接盘径。激光器分为CO2激光和UV-Yag激光两种。导通孔径为60μm以上时,则一般用CO2激光加工。由于铜在CO2激光的波长(9.3μm～10.3μm)领域中的吸收比很低,因此"保形法"(在表面铜箔上,蚀刻出需要的加工孔径(开铜窗),再以激光打掉树脂)成为了现在的主流。然而,由于保形法需要蚀刻开铜窗,因此增加了形成图形的工序,而且导通孔的定位取决于下层的定位标记,容易发生错位。随着积层板层数的增加,导通孔和连接盘的小径化发展,越来越需要提高加工速度和定位精度。因此,同时对铜和树脂进行加工的"直接钻孔法"开始被关注。直接钻孔法是根据格柏数据进行导通孔的定位,因此,即使导通孔/连接盘径越趋小型化,也不会发生错位,是一种能够推进多层化,高密度化的先端技术。本文讲述了以直接钻孔法形成高可靠度导通孔时所需的技术和药品。     

一种新型的制作电路的设备——静电快速制版机

电子设计自动化的飞速发展,传统的印制电路的制版方式已经不能适应电子设计和实验的需要,而成为电子产品研制中的瓶颈。 至今为止,印制板的制版(在敷铜箔板的铜箔表面形成符合电路连接要求的防蚀层图形,用于腐蚀蚀刻,制成印制     

通过对准信号强度模拟改进ASM步进器的对准精度

随着光刻技术进入亚微未领域,对准精度的要求变得更棘手。对准精度是对准信号强度的函数。因此,为了减少对准偏差,提高管芯成品率,基于实验室的工艺数据,在ASM步进器上对0.8μmEPROM多晶-1细致地进行了对准信号强度模拟实验。模拟实验的对准标记深度为112.7～126.5nm(假设在阱掩蔽氧化过程中,硅消耗46％)。第一层栅氧化层厚度为20±2.0nm,多晶-1层的厚度定为150nm,变化范围是135～170nm。在早期的工艺开发期间,多晶-1层所使用的抗蚀剂厚度是1.23μm,常得不到令人满意的对准结果。模拟强度曲线在这一光刻胶厚度处出现一个较大下降,这可以解释所看到的对准问题。根据模拟数据,多晶-1层的最佳抗蚀剂厚度是1.36μm,因为这时可获得良好的均匀的强度,并且受对位标记深度变化的影响最小。把抗蚀剂厚度改为1.36μm后,对准误差明显降低到最小值。氧化层厚度的变化对准信号强度无明显的影响。而多晶-1层厚度在影响光学对准来说是最重要的参数。笔者收集了对准信号的强度与生产线中硅圆片上抗蚀剂厚度关系的实际数据,其结果与模拟结果非常一致。在不同的实验室中,对氧化物/氮化物/氧化物(ONO)介质层曾获得类似的结果。若使用非最佳抗蚀剂厚度,则大多数硅圆片会被步进器拒收或造成严重的对准误差。依照对准信号强度     

采用移相掩模技术实现≤0.2μmi线光刻

本文提出了一种适于制作孤立图形的新的移相掩模方法,这种新的移相掩模仅由移相器图形组成。移相器的边缘线(PEL)起遮光掩蔽作用。光强计算表明:在相同的照明条件下,由移相器边缘线得到暗场,其光强分布比铬掩模的更为陡峭。采用移相器边缘线掩模及i线步进光刻机(镜头数值孔径NA=0.42,光相干因子σ=0.5),就可制作出线条(正性抗蚀剂)和间隔(负性抗蚀剂)尺寸≤0.2μm的抗蚀剂图形,图形线宽可通过曝光量进行控制。用LMR-UV负性抗蚀剂,在1.5μm宽的聚焦范围内,可制作出0.15μm宽的窗口图形。对特征尺寸很少的方孔图形,可采用一对移相器边缘线掩模和负性抗蚀剂,通过两次重叠曝光法来制作。使第二个曝光掩模上的移相器边缘线与第一个曝光掩模上的移相器边缘线构成直角正交,于是,在大于1.5μm的聚焦范围内,在两边缘线的交叉处,即可成功地形成0.2μm的方孔图形。用同样的方法及正性抗蚀剂(PFR-TT15),如果留膜厚度没有损耗,0.2μm尺寸的柱图形也可制作出来。     

纳米蚀刻技术及其在20GHz频段SAW器件中的应用

纳米蚀刻技术及其在２０ＧＨｚ频段ＳＡＷ器件中的应用阎永志利用纳米蚀刻技术可将图形做得非常精细（ｕｍ级），将在ＵＬＳＩ、高速ＦＥＴ、分布反馈式激光器和ＧＨｚ频段ＳＡＷ器件等领域获得应用。常规蚀刻过程中，抗蚀膜层必须有一定厚度，但较厚的抗蚀膜无法获得纳米...     

用以重金属为中间层的三层抗蚀剂法形成微细图形的技术

<正> 日本电电公社武藏野电气通信研究所在9月份举行的1982年秋季第43届应用物理学会学术会议上声称:由底层抗蚀剂-中间层-顶层抗蚀剂组成的三层抗蚀剂,能够容易地形成亚微米抗蚀剂图形,同时还能够减轻电子束直接描画时对衬底的辐照损伤。三层抗蚀剂的组成为:底层抗蚀剂用AZ-1370(1.5～2μm),顶层抗蚀剂用CMS(0.4μm),中间层用钨(0.3μm)代替过去一直采用的SiO_2。钨膜的形成方法是:在硅衬底上旋转涂敷AZ-1370,在200℃温度下烘焙一小时后,用射频磁控管溅射装置形成钨膜,气体采用Ar+5％     

采用激光的VLSI制造技术

日本某公司研究成功一种不使用感光剂(抗蚀剂)也可在衬底上直接形成VLSI电路图形的新技术.用激光照射置于氯气中的硅衬底,在照射部分即产生化学反应而被蚀刻(无抗蚀剂蚀刻),从而形成电路图形. 目前,在硅衬底上形成LSI电路图形都是按抗蚀剂涂敷→抗蚀剂烘干→图形曝光→显影→抗蚀剂加固→蚀刻→抗蚀剂剥离等七个工序进行的,而新技术则     

机载雷达罩曲面FSS阵图形制作研究

采用电镀铜箔蚀永不地和图形电镀反贴法,研究了雷达工面ＦＳＳ阵图形制作工艺,解决了液态光抗蚀油墨的立体涂布、底片分割贴装、旋转狭缝曝光及蚀刻问题;另外还解决了图形电镀、压模反贴问题。图形精度分别达到±０．０８ｍｍ和±０．０６ｍｍ,满足≤±０．１０ｍｍ的图形公差要求。