二维离散小波提升变换算法的并行结构设计

提出了一种二维离散小波提升变换（2DDWT）的2×2并行结构。该结构充分利用了2DDWT算法固有的行并行、列并行、行列并行的三种并行性,有效提高了算法执行速度,同时显著降低了硬件存储需求。处理N×N图像的时间为N2/4+N/2+1,系统存储需求为3N。FPGA实现结果证明了本设计的正确性和有效性。     

传感器网络中图像小波处理的低存储硬件实现

为了适应当前传感器网络中越来越多的图像压缩处理,提出了一种片上低存储离散小波变换(DWT)的超大规模集成电路(VLSI)结构.现今人们周围遍布各种图像采集设备,包括监视器、电脑、手机视频摄像头等,并且人们对图像精度的需求越来越高,使得传统软件处理图像压缩的速度逐渐无法满足人们的需求,这就需要考虑使用硬件处理来进行加速.小波变换常被用于图像的压缩,而采用5/3提升小波技术来进行硬件实现相对比较方便.为减少硬件的片上存储,通过特殊的调度运算方式进行行列并行运算有效降低片上存储需求.该设计进行RTL级仿真并使用SMIC的0.18μm工艺进行综合,结果表明:该调度方法可以大大节省缓存单元,并且在100 MHz时钟下就可以保证对高清图像的快速处理,可以满足当前传感器网络中图像压缩解码的需求.     

图像的二维提升小波变换的FPGA实现

研究了图像的5/3提升小波变换算法原理,根据提升算法的系数分布存在的特点,提出二维提升小波变换硬件实现的简化VLSI硬件结构,并在对系统进行了综合、仿真后,在FPGA芯片上实现。实验证明,系统改进的简化硬件结构,提高了系统运行速度,保证了系统的实时性要求。     

基于FPGA的二维提升小波变换IP核设计

提出了一种高效并行的二维离散提升小波(DWT)变换结构,该结构只需要7行教据缓存,即可实现行和列方向同时进行滤波变换.采用一种基于CSD编码和优化的移位加操作实现常系数乘法器,整个小波变换插入多级流水线寄存器,加快了处理速度.用VHDL设计可自动验证的testbench,通过matlab+modelsim联合仿真能方便有效地对IP核进行验证.此IP核具有3个可配置参数,分别为图像尺寸、位宽、小波变换的级数,可方便重用.该IP核已经在XC2VP20 FPGA上实现,并能稳定工作在60MHz时钟频率下,其处理512512 8bil图像的速度可达240帧/s,完全能满足高速图像实时处理要求.     

二维离散小波变换高效低存储VLSI架构设计*

通过改进二维离散小波变换(2D DWT)的提升算法,提出一种高效的硬件架构,可省去行列模块间的转置缓存,减少片内存储器需求,并可利用同一2D DWT架构实现JPEG 2000中的5/3和9/7 变换。对于N×N的图像（N为图像宽度）,进行5/3 变换仅需2N片内缓存,进行9/7变换仅需4N片内缓存,关键路径为一个乘法器的延时。与已有的2D DWT架构相比,本架构省去了行列模块间的转置缓存,并利用折叠技术和流水线技术降低了硬件开销,缩短了关键路径,有效提升了系统性能。     

基于流水线技术的并行模幂算法硬件实现

针对R-L模幂算法并行硬件实现成本高的问题,提出一种流水线形式的模幂运算结构.采用流水线技术对模幂算法中Montgomery模乘运算进行硬件设计,并由此构建模幂运算结构,实现并行模幂运算,降低硬件成本.同时对模幂算法中预处理和后处理步骤进行优化,以减少迭代次数.Virtex-2系列现场可编程门阵列原型的实现结果表明,在保证并行模幂运算速度的前提下,该结构的硬件实现成本近似为传统并行结构的1/2,且数据吞吐率更高,可达14 Mb/s.     

基于Bayer图像的CDF9/7提升小波变换设计

根据彩色CMOS图像传感器和Bayer CFA格式图像的特点,提出了一种基于Bayer图像的压缩方法,实现对RGB三分量的分裂和并行小波变换.提升小波结构采用分时复用和流水结构,充分利用FPGA片内存储资源,实现了行列变换的并行执行.同时通过乒乓操作完成FPGA和片外SDRAM间数据的无缝缓冲处理,从而达到各级小波系数的快速并行输出.系统经验证完全满足图像实时处理的要求,为后续实时压缩编码和传输提供了有利条件.     

基于提升小波的试井信号降噪研究

在油气井试井数据传输中,由于接收信号被噪声污染,从而影响了通信可靠性。小波变换因具有独特的时频多尺度分析特性而应用于信号降噪,但一代小波运算量大。采用运算量小的提升小波对试井信号降噪,给出了db2提升小波降噪的具体结构,在此基础上,与离散傅里叶滤波和匹配滤波两种降噪方法进行了比较。仿真结果表明,采用db2提升小波降噪效果明显,峰值信噪比高,且运算量小,有利于硬件电路的实现。     

二维提升小波变换的FPGA结构设计

根据提升小波的框架结构，提出了一种基于JEPG2000的二维多级提升小波变换核的FPGA设计。 采用分时复用和流水结构，充分利用FPGA片内存储资源，实现了行列变换的并行执行。在保证精度的前提下采用优化的移位加操作代替浮点乘运算，加快了运算速率，减小了电路规模。同时通过乒乓操作完成FPGA和片外SDRAM间数据的无缝缓冲处理，保证了多级变换的高效实时并行，从而达到各级小波系数的快速并行输出。系统经验证完全满足图像实时处理的要求，为后续实时压缩编码和传输提供了有利条件。     

基于FPGA的多路视频合成与去噪设计

在嵌入式视频处理领域,针对视频实时性要求高的特点,提出一种基于现场可编程门阵列(FPGA)的多路视频合成和去噪方法,包含四路视频合成一路视频的具体实现方案,以及对合成后的一路视频进行中值滤波的去噪算法,使用DDR2SDRAM作为视频的帧缓存,设计中值滤波算法的硬件结构和逻辑结构。系统设计采用Verilog语言进行描述,并在Xilinx的FPGA上进行逻辑综合和硬件测试。实验结果表明,该方法利用FPGA实现了硬件并行和流水线技术,可保证视频的实时处理。     

一种基于SoC平台设计的AVS解码器软硬件分区结构

视频解码芯片的结构因硬件强大的处理能力和软件灵活的可编程功能从硬件转向软硬件分区结构。该文针对AVS标准的算法和解码实现复杂程度,根据软硬件协同设计思想提出了一种结构划分合理的AVS高清视频解码器软硬件分区结构。根据AVS算法的特点该结构将宏块层以上部分的元素解析划归到软件解码中,将宏块层解码划为硬件处理。经验证,该结构设计可实现AVS高清码流解码,并在C语言编写的硬件平台仿真程序中得以实现。     

An area/performance trade-off analysis of a GF(2) multiplier architecture for elliptic curve cryptography

A hardware architecture for GF(2^m) multiplication and its evaluation in a hardware architecture for elliptic curve scalar multiplication is presented. The architecture is a parameterizable digit-serial implementation for any field order m. Area/performance trade-off results of the hardware implementation of the multiplier in an FPGA are presented and discussed.     

CPU/FPGA混合架构上的硬件线程加速方法

CPU/FPGA混合架构是可重构计算的普遍结构,为了简化混合架构上FPGA的使用,提出了一种硬件线程方法,并设计了硬件线程的执行机制,以硬件线程的方式使用可重构资源.同时,软硬件线程可以通过共享数据存储方式进行多线程并行执行,将程序中计算密集部分以FPGA上的硬件线程方式执行,而控制密集部分则以CPU上的软件线程方式执行.在Simics仿真软件模拟的混合架构平台上,对DES,MD5SUM和归并排序算法进行软硬件多线程改造后的实验结果表明,平均执行加速比达到了2.30,有效地发挥了CPU/FPGA混合架构的计算性能.     

一个全微机化的110／119／122综合信息系统

本文介绍一个全微机化的１１０／１１９／１２２综合信息系统的结构、硬件设计,软件开发等方面的内容。     

Four-moduli set (2, 2−1, 2+2−1, 2+2−1) simplies the residue to binary converters based on CRT II

A multiplier-free residue to binary converter architecture based on the Chinese remainder theorem II (CRT II) [1] is presented. The paper also includes a binary to residue converter. This is achieved by introducing a new moduli set (2, 2ⁿ − 1, 2ⁿ + 2ⁿ⁻¹ − 1, 2ⁿ⁺¹ + 2ⁿ − 1) for RNS application. The complexity of conversion has been greatly reduced using CRT II with the new moduli set. The proposed hardware architecture replaces the necessary multiplication by shift-left operations. A similar hardware architecture is presented for the binary to residue conversion.     

基于行列变换结构的2-DCT/IDCT的误差分析

提出一种新的基于行列变换结构的2-DCT／IDCT误差模型。利用该模型得到的计算2-DCT／IDCT的误差公式，能够告知2-DCT／IDCT结构各部件的字长对整体计算的误差贡献。本文根据该误差模型，具体计算了基于行列变换结构的既符合IDCT有穷字长标准，又能够尽可能降低硬件开销的2-DCT／IDCT各部件字长，为所有采用该类结构的设计提供了参照。     

一种基于单CPU单ASIC结构的软硬件划分算法

软硬件划分是软硬件协同设计中的关键问题之一。本文针对单CPU单ASIC结构嵌入式系统，提出了一种基于数据流图的划分算法。实验结果表明，该算法可以有效地解决软硬件划分问题，效率较高，对固定时间约束下硬件面积最小划分问题具有一定的实际意义。     

A hybrid PC/PLC architecture for manufacturing-system control—theory and implementation

This paper presents a novel and generic PC/PLC-based software/hardware architecture for the control of flexible manufacturing workcells. The proposed implementation methodology is based on the utilization of any one of the available formal discrete-event-system control theories in conjunction with state-of-the-art industrial programmable-logic controllers (PLCs). The methodology has been illustrated to be a viable technique through its actual implementation in our laboratory using a robotic-workcell testbed. The specific control theory used is a combination of Extended Moore Automata and Ramadge-Wonham Automata that has been developed by our research group. The modular control software architecture has been developed for MS-Windows environments (running on one PC interfaced to the PLCs) and allows the use of different formal control theories as well as different commercial PLC hardware. The effective graphical user interface provides a transparent programming environment, where users are not expected to have a full knowledge of the formal control theory used.     

Web/Native混合软件体系结构研究

文章提出了一种Web/Native混合软件体系结构。通过在传统C/S结构的客户端软件中集成Web浏览器引擎,使得客户端软件既具有对硬件设备的全面控制能力,又具有与Web应用相同的灵活性。基于该架构开发的数字证书客户端管理软件,可以通过对Web服务器端代码实时动态的调整来控制客户端软件的用户界面和业务逻辑,满足数字证书运营商越来越复杂多变的业务需求。     

The Universal Configurable Block/Machine— An Approach for a Configurable SoC-Architecture

The universal configurable block/machine is a block-based approach for a configurable system-on-chip-(CSoC-) architecture. The programming model of the blocks is similar to microprocessor models, while the execution model supports configurable computing including reconfiguration. This is achieved by the microarchitecture of the blocks and an additional translation phase, resulting in three phases of overall program execution: fetching, translation and execution. These phases may act without strict coupling, simplifying the duplication of the executing part. The resulting hardware model is classified by four parameter: number of blocks, hyperblock sequencer, hyperblock scheduler and a set of block interconnections. The scheduler indicates that the model is capable of executing operating system work by scheduling hardware resources to threads or processes. This homogeneous CSoC may be used as compile-time defined inhomogeneous application-specific architecture. In this case the development process defines threads to run completely in one or more blocks solving partial problems and communicating to others. This enhances the flexibility and the optimization capabilities towards performance and/or real-time behavior.