(5,3)整数小波正变换的FPGA实现研究

小波变换的应用越来越广泛,但其需要大量的计算,因此小波变换的硬件实现则成为小波实时应用研究的一个基础而关键的问题.本文阐述了一种（5,3）整数小波正变换的FPGA实现设计,包括（5,3）整数小波变换算法,该算法正变换的FPGA实现结构,以及有关VHDL程序的时序仿真和逻辑综合结果.本设计通过数据的移位运算简单而快速地实现了数据的乘除运算及取整操作,通过各种数据寄存或锁存实现了处理数据的缓冲和小渡变换的并行和流水线处理,通过设计多级的控制状态机实现了小波变换的复杂时序控制.实验结果表明,整个系统处理快捷,节省内存,能对任意尺寸图像进行小波变换,同时可实现了小波的多级变换.本设计可移植于各种用FPGA实现的小波变换图像处理硬件系统中,也可与其它IP核构成SOPC系统.     

基于Bayer图像的CDF9/7提升小波变换设计

根据彩色CMOS图像传感器和Bayer CFA格式图像的特点,提出了一种基于Bayer图像的压缩方法,实现对RGB三分量的分裂和并行小波变换.提升小波结构采用分时复用和流水结构,充分利用FPGA片内存储资源,实现了行列变换的并行执行.同时通过乒乓操作完成FPGA和片外SDRAM间数据的无缝缓冲处理,从而达到各级小波系数的快速并行输出.系统经验证完全满足图像实时处理的要求,为后续实时压缩编码和传输提供了有利条件.     

(5,3)整数小波反变换的FPGA实现研究

小波变换的应用越来越广泛,但其需要大量的计算,因此小波变换的硬件实现则成为小波实时应用研究的一个基础而关键的问题。本文在介绍(5,3)整数小波变换算法的基础上,阐述了一种(5,3)整数小波反变换的FPGA实现设计,包括系统结构设计,VHDL程序设计及有关时序仿真和逻辑综合结果。本设计通过数据的移位运算简单而快速地实现了数据的乘除运算及取整操作,通过各种数据寄存或锁存实现了处理数据的缓冲和小波反变换的并行和流水线处理,通过设计多级的控制状态机实现了小波反变换的复杂时序控制。实验结果表明,整个系统处理快捷,节省内存,能对任意尺寸(5,3)小波正变换数据进行小波反变换数据重构,同时可实现多级小波反变换。本设计可移植于各种用FPGA实现的小波变换图像处理硬件系统中,也可与其它IP核构成SOPC系统.     

一种精简的二维DWT结构设计

设计了一种低功耗的二维离散小波变换(DWT)结构，用于无线传感器网络中的图像压缩。该结构实现了精简复杂性的(5,3)整数离散小波变换，采用流水线和延迟线技术，在获得高运算吞吐率的同时，使数据尽可能被处理单元高效利用，以减少对片内存储器和片外存储器的访问次数。多级二维DWT采用展开方法实现，这种方法可尽早开始下一级变换，不需要大的片内存储器和片内存取操作。模拟试验和FPGA实现验证了系统在满足需要性能的前提下具有低复杂性、低功耗、片内存储器小等优点。     

航天器图像压缩小波变换的FPGA设计

为了实现基于FPGA的CCSDS图像压缩算法,在提升小波变换结构的基础上,提出了一种改进的基于行的并行3级2-D整数9/7小波变换实现结构.结构充分利用流水线设计技术,对于每一级2-D DWT,结构包含2个行处理器同时处理2行数据,借助10个行缓存存储变换的中间数据,实现了行、列变换的并行运算.同时对于3级小波变换,也采用了流水线结构,减少了存储器的使用量和对其访问造成的时间延迟,提高了变换速度.本结构完成分辨率为N×N灰度图像的3级小波分解所用的时钟周期约为O(N2/ 2).采用Altera的Stratix II FPGA实验,结果表明,本整数小波变换结构具有较高的吞吐率和变换速度,可以工作在86.5MHz的频率下,实现1024×1024灰度图像100fps的图像实时变换.     

5/3提升小波变换的仿真与FPGA实现

介绍了5／3提升小波变换相对于传统小波变换的优点,设计了一种基于FPGA技术的图像小波变换方法。相对于传统的小坡变换,提升算法不依赖于傅立叶变换,降低了运算复杂度,非常适合硬件实现。采用基于Matlab和Simulmk的设计工具DSP Builder,设计5／3提升小波变换Model,并在Quartus Ⅱ工具下进行综合、仿真和下载,在Altera CycloneⅡ系列FPGA（型号为EP2C35F484C8）上实现了5／3提升小波变换的功能。     

基于IB-IWT实时图像压缩的FPGA设计与实现

针对内插双正交整数小波变换（IB-IWT）的实时图像压缩特点,提出了一种FPGA设计方案．首先通过分析IB-IWT算法的特点,给出了适合硬件实现的实时图像压缩方案．然后选取高端FPGA作为硬件处理平台,对图像压缩的小波变换、小波系数编码及其小波变换的边界处理和有限字长效应等关键技术进行了研究,提出了适合于FPGA的53小波变换的快速实现方法及其小波系数的编码方法．最后,利用FPGA对图像进行了压缩．该设计方案整合标志位图思想和并行SPIHT算法结构的优势,充分利用了FPGA内部的丰富资源．实验结果表明,该方案以其低计算复杂度、低内存需求量和高实时处理速度等特点成为实时压缩算法硬件实现的优选方案．     

基于提升小波变换的SPIHT编码算法研究

针对小波变换和多级树集合分裂图像编码具有浮点数运算、算法复杂等特点,采用整数实现的提升格式代替了原来的小波变换,并结合提升小波变换和DCT变换的特点,提出了一种改进方案。仿真结果表明,在相同的较低比特率情况下,与原算法相比,峰值信噪比有明显提高,取得了更优的压缩效果。     

基于FPGA的二维提升小波变换IP核设计

提出了一种高效并行的二维离散提升小波(DWT)变换结构,该结构只需要7行教据缓存,即可实现行和列方向同时进行滤波变换.采用一种基于CSD编码和优化的移位加操作实现常系数乘法器,整个小波变换插入多级流水线寄存器,加快了处理速度.用VHDL设计可自动验证的testbench,通过matlab+modelsim联合仿真能方便有效地对IP核进行验证.此IP核具有3个可配置参数,分别为图像尺寸、位宽、小波变换的级数,可方便重用.该IP核已经在XC2VP20 FPGA上实现,并能稳定工作在60MHz时钟频率下,其处理512512 8bil图像的速度可达240帧/s,完全能满足高速图像实时处理要求.     

基于MPSoC平台小波变换并行算法研究

快速小波变换是数字信号处理面临的一个重要问题,针对并行小波算法展开研究,缩减小波变换中卷积运算的规模,提高小波变换过程中的并行效能,以实现小波变换的快速并行计算。通过FFT矩阵代入计算,消去了并行计算过程中的同步通信,降低了乘法运算次数。对算法思想进行了理论分析,说明新算法在短小数据分段情况下能够减少50%~75%的乘法操作;通过搭建两种不同平台进行了对比测试,证明了算法的先进性与有效性。基于FFT矩阵的并行小波变换算法是一种稳定有效的经典小波并行算法。     

图像小波分解的FPGA实现

小波分析作为信号处理领域中的一种重要方法,在信号处理、模式分析和图像处理等方面得到了广泛的应用。然而小波变换巨大的运算量却使得它在实时处理领域中的应用受到了限制。本文根据离散小波变换的Mallat算法,提出了一种EPGA实现高速小波分解的方法,设计出的小波变换模块结构清晰而且规则,易于级联,可实现多级变换。同时,,运算精度和处理速度均满足实时图像处理的要求。     

小波滤波器低功耗并行的VLSI结构设计

提出一种基于行和提升算法,实现JPEG2000编码系统中的小波正反变换(discretewavelettransform)的低功耗、并行的VLSI结构设计方法·利用该方法所得结构一次处理两行数据,分时复用行处理器,使行处理器内以及行、列处理器实现并行处理,且最小化行缓存·对称扩展通过嵌入式电路实现,整个结构采用流水线设计方法优化,加快了变换速度,增加了硬件资源利用率,降低了功耗,效率几乎达到100%·小波滤波器正反变换结构已经经过FPGA验证,可作为单独的IP核应用于正在开发的JPEG2000图像编解码芯片中·     

多位平面并行的EZW零树编码电路研究

零树编码技术已经被MPEG-4国际标准所采用，多位平面并行的EZW零树编码电路方案为实时应用中的零树编码提供了一条高效的技术途径，它具体包括一种简单、巧妙的预处理器，对不同位平面之间存在的关联加以分离，保证多位平面并行零树编码的实现。另外，在每个位平面中，此方案利用符号分配与跳过处理的执行特点，将编码操作分解成两步，分别结合到两次正、反向的树深度扫描之中，避免了不规则的扫描、处理。此设计在FPGA电路上进行了验证，它可以实时编码CIF格式视频图像，需要2500个左右的逻辑单元。     

基于FPGA的多通道心电信号实时滤波与压缩

为了改善多通道心电(ECG)信号滤波的质量和保证数据传输速率,实现实时采集与处理,提出了一种基于现场可编程门阵列(FPGA)的ECG信号滤波和压缩处理方法.对AD采集的ECG信号进行FIR低通和四层Coif1小波滤波处理;由多级树集合分裂(SPIHT)模块进行压缩;将压缩数据经通用串行总线(USB)传入上位机.根据Modelsim仿真和Altera Arria V FPGA的实验结果表明:经过数字滤波与压缩,ECG信号的信噪比(SNR)可提升7.4 dB,数据压缩率可达13.4.方法可实现对64通道的ECG信号实时滤波和压缩处理.     

基于FPGA的图像光纤传输系统设计

提出一种基于FPGA和光纤的图像传输系统,阐述使用Lattice公司的FPGA和SDRAM构建图像缓存模块以及使用其内嵌的高速串口(SERDES)代替传统的串并转化器来完成图像光纤传输的方法.着重介绍系统的硬件设计和基于的FGPA的相关实现技术.     

基于DSP/FPGA的嵌入式实时目标跟踪系统

提出了一套基于DSP／FPGA的协处理器结构用以实现实时目标跟踪的嵌入式视觉系统。系统由DSP作为主处理器进行全局控制，利用具有流水线并行处理结构的FPGA作为协处理器实时完成DSP分配的处理任务。系统由FPGA快速完成最初的运动估计的结果，DSP在此基础上进一步分析和校正，并将校正信息反馈给FPGA，实现快速而准确的跟踪。     

二维离散小波提升变换算法的并行结构设计

提出了一种二维离散小波提升变换（2DDWT）的2×2并行结构。该结构充分利用了2DDWT算法固有的行并行、列并行、行列并行的三种并行性,有效提高了算法执行速度,同时显著降低了硬件存储需求。处理N×N图像的时间为N2/4+N/2+1,系统存储需求为3N。FPGA实现结果证明了本设计的正确性和有效性。     

Design and performance of a pixel-level pipelined-parallel architecture for high speed wavelet-based image compression

Wavelets have widely been used in many signal and image processing applications. In this paper, a new serial-parallel architecture for wavelet-based image compression is introduced. It is based on a 4-tap wavelet transform, which is realised using some FIFO memory modules implementing a pixel-level pipeline architecture to compress and decompress images. The real filter calculation over 4 × 4 window blocks is done using a tree of carry save adders to ensure the high speed processing required for many applications. The details of implementing both compressor and decompressor sub-systems are given. The primarily analysis reveals that the proposed architecture, implemented using current VLSI technologies, can process a video stream in real time.     

基于FPGA的实时双目图像采集与预处理系统设计

针对目前智能交通监控系统中动态目标数据量大、噪声干扰多、实时性要求高等问题,设计了基于FPGA的实时双目图像采集与预处理系统。利用FPGA的并行特性和流水线技术,实时采集双通道图像数据,且通过DDR3 SDRAM缓存,再将其用拼接方式输出显示;采用像素排序流水线操作,实现了基于FPGA的并行中值滤波算法,提高了算法处理速度。试验结果表明,所设计的双目图像采集与预处理系统能够实现图像的实时采集与显示,并能快速地进行图像降噪处理。