可重构的串行高级加密标准加解密电路设计

为了进一步提高高级加密标准(AES)算法在现场可编程门阵列(FPGA)上的硬件资源使用效率,提出一种可支持密钥长度128/192/256位串行AES加解密电路的实现方案。该设计采用复合域变换实现字节乘法求逆,同时实现列混合与逆列混合的资源共享以及三种AES算法密钥扩展共享。该电路在Xilinx Virtex-Ⅴ系列的FPGA上实现,硬件资源消耗为1871slice、4RAM。结果表明,在最高工作频率173.904MHz时,密钥长度128/192/256位AES加解密吞吐率分别可达2119/1780/1534Mb·s^(-1)。该设计吞吐率/硬件资源比值较高,且适用支持千兆以太网。     

一种资源共享的快速加解密AES算法的实现

针对AES算法的特点,提出一种适用于在FPGA上实现的快速加解密资源共享的AES算法。对传统的AES加解密的s_box进行变换,使用一张查找表实现了加解密过程的资源共享,有效的节省了硬件实现面积。并对AES加解密的列混合变换进行了改进,从而达到资源共享,节省资源。本方案对轮密钥扩展,列混合变换及其逆变换等操作进行了优化处理,并在加密计算及解密计算中对S-盒,列混合变换等关键计算部件进行了复用,并且采用AES轮内流水结果和密钥并行处理,可在一块芯片上同时支持128位、192位、256位三种密钥长度的加解密算法。实验结果表明本设计相比于其他设计具有更高的性能。     

面向CBC模式的AES高速芯片设计与实现

为以硬件方式高速实现AES密码算法,缩短整个芯片的关键路径,基于一种改进AES密码算法,在算法级对电路实现进行优化,将AES密码算法中字节代替变换与列混合变换进行合并,以查找表的方式实现这两种变换的一步变换。在支持密钥长度为128 bit、192 bit和256 bit AES算法的同时,支持分组密码工作中的ECB,CBC模式,提高了分组密码不同级别的安全性。在0.13μm CMOS工艺下,用Verilog硬件描述语言进行综合,仿真结果表明最高时钟频率可以达到781 MHz,在密钥长度分别为128 bit、192 bit和256 bit时,最大数据吞吐率分别可以达到9.9 Gb/s、8.3 Gb/s和7.1 Gb/s,占用面积38.5 KGates。     

基于轻量型AES加密算法的浮空器平台数据传输方案

针对浮空器平台在数据传输过程中受到自身处理器性能限制的问题,提出了一种基于轻量型AES加密算法的浮空器平台数据传输方案。首先,方案以AES加密算法为基础,通过寻找轮函数循环的局部最优次数和将状态矩阵行移位变换改为列移位变换实现轻量型AES加密算法;其次,通过字节代换、列移位变换、列混合和轮密钥加四个步骤,设计以七次轮函数循环为核心的轻量型AES加密算法;最后,通过字节填充和矩阵旋转两个操作对过往不同类型的浮空器平台飞行数据进行预处理,并将预处理后的数据作为明文数据源输入对传输方案进行测试和分析,验证了轻量型AES加密算法的安全性和有效性。实验结果表明,该算法与AES加密算法相比,在保证数据安全传输的同时提高了算法运行速度,可以较好地应用于浮空器平台。     

Rijndael算法运算部件Delphi实现

Riindael作为美国高级加密标准算法,具备较好的可靠性和抗攻击能力,将代替DES在各领域得到广泛应用。文章详细分析了Rijndael主要运算部件S盒、逆S盒、列混合变换、逆列混合变换的基本原理和算法,并用Delphi语言编写出源代码。通过查表计算可以快速地、方便地实现AES加密算法和解密算法,因此．本文对于研究、分析和应用Rijndael算法具有重要意义。     

基于NiosⅡ用户自定义指令的AES算法实现

提出一种采用AES算法和RSA算法相结合的混合加解密算法,并采用Altera的NiosII软核用户自定义指令功能实现该混合加解密算法。文中主要对该混合加解密算法中的AES算法进行了设计、论述,通过对AES算法的轮变换和密钥扩展两部分算法的分析,并在NiosII软核上实现其自定义指令,就可以使用简单的几条语句快速地实现AES算法,大大地提高了算法实现的灵活性,最后给出了使用NiosII用户自定义指令实现与使用VerilogHDL实现AES算法效果的对比分析。     

资源共享的并行AES加密/解密算法及其实现

随着密码分析技术的提高,原有的数据加密标准(DES)已经不能满足应用的要求.高级加密标准(AES)成为新一代的数据加密标准,取代了使用20多年的DES.目前的AES算法实现中普遍存在资源消耗大或者吞吐率低以及加密和解密分别实现的不足.为在资源消耗和吞吐率之问取得折衷,以资源共享和并行的方式同时实现AES加密和解密算法,分析AES算法中各个变换以及128位密钥扩展的性质和特点,选择复合域优化字节置换变换.推导结构简化列字节混合变换,提出128位加密/等效解密密钥扩展方案,同时实现了资源共享的并行AES加密和解密算法.通过在FTGA上的验证和与相关文献的比较,表明该方案以较少的资源获得了较高的吞吐率.     

基于NiosⅡ用户自定义指令的AES算法实现

提出一种采用AES算法和RSA算法相结合的混合加解密算法,并采用Altera的NiosII软核用户自定义指令功能实现该混合加解密算法。文中主要对该混合加解密算法中的AES算法进行了设计、论述,通过对AES算法的轮变换和密钥扩展两部分算法的分析,并在NiosII软核上实现其自定义指令,就可以使用简单的几条语句快速地实现AES算法,大大地提高了算法实现的灵活性,最后给出了使用NiosII用户自定义指令实现与使用VerilogHDL实现AES算法效果的对比分析。     

AES算法优化及其在ARM上的实现

为了提高高级加密标准（AES）算法在ARM上的执行效率,针对明文长度和密钥长度均为128位的AES算法,提出了一种在ARM上高效运行并且占用较少ROM空间的实现方案。S盒采用即时计算的方法生成,将列混合和逆列混合修改为针对32位字的操作,密钥扩展采用即时密钥扩展。在S3C2440处理器上实现的实验结果表明,AES算法的优化方案可以在ARM处理器上高效运行并占用了较少的ROM空间。该方案可以应用于存储空间较小的嵌入式系统中。     

一种面积有效缩减的AES算法硬件实现

给出了在一种安全处理器(SSX11-140)中有效缩减AES算法硬件实现面积的设计方案。该方案对轮密钥存储、列混合变换及其逆变换等操作进行了优化处理，并在密钥扩展、加密计算及解密计算中对S-盒、列混合变换等关键计算部件进行了复用。实验结果表明，该设计在满足实际应用性能需求的同时，有效地减小了硬件实现面积，可应用于小规模体系结构中。     

高速可重构AES的设计与实现

提出一种可重构AES硬件架构,对加/解密运算模块和密钥扩展模块进行了可重构设计,使其能够适配128bit、192bit、256bit三种密钥长度的AES算法,并针对列混合模块进行了结构优化。在FPGA上进行了验证与测试,并在0.18μmSMIC工艺下进行了逻辑综合及布局布线。结果表明其核心时钟频率为270MHz,吞吐量达到3.4Gb/s,能够满足高性能的密码处理要求。     

高速先进加密算法(AES)IP核的VLSI实现

提出了一种针对高速先进密码算法(AES)IP核的VLSI实现方案.首先,该方案从算法级出发,提出了降低密钥扩展模块硬件复杂度的途径;然后,在电路级本文采用了轮间和轮内相结合的流水线结构解决方案,有效地缩短关键路径,从而提高芯片系统的数据吞吐率.最后,基于SMIC0.18um标准CMOS工艺,AES的面积为164K-gates,最高时钟频率可达到400MHz,数据吞吐率为51.2Gbps.     

基于ARM9的Rijndael算法的高效实现

介绍了分组密码Rijndael算法,比较了两种高效实现Rijndael算法中列混淆变换方法,并对基于32位ARM9微处理器提出了有效的改进方法。对这两种方法实现的空间与时间效率进行了实验比较,测试结果表明列混淆变换结果正确且高效。     

一类特殊的列混合变换的研究

提出了一类特殊列混合变换的概念,并对其枝数和计数问题进行了深入的研究和分析。研究了该类列混合变换的枝数分布状况,给出固定多项式c（x）的重量与其枝数之间的精确关系,解决了该类列混合变换的计数问题。最后针对有关分组密码编码环节的设计问题进行了讨论,从而为分组密码的设计与分析提供重要的依据和支持。     

EFI/Tiano环境下的AES算法应用模型

AES(Advanced Encryption Standard)算法是现代密码学中最重要的加密算法之一.尽管AES算法本身的理论早已被广泛流传,但AES算法在特定平台下如何高效地实现还有待于更进一步的研究和发现.讨论了一种在EFI/Tiano环境下的新型AES算法应用模型,并利用IA-32平台的新特性对模型进行了改进,实验证明此模型比传统软件实现的算法模型更高效稳定.     

IPSec加密芯片中AES加密核的设计与FPGA实现

为了提高IPSec加密芯片中AES加密核的数据处理速度,提出一种AES算法的FPGA改进结构.在对AES算法分析的基础上,优化了列混合运算模块,降低系统硬件资源消耗;提出两级内部流水结构,进一步缩短关键路径,提高系统运行时钟频率.仿真和实测结果表明:优化后AES核可以稳定工作于100 MHz,吞吐量提高为原来的1.5倍...     

AES算法的轻量化实现研究

作为被NIST选定的新一代高级加密标准,AES算法的快速软件实现仍占用较大的存储空间,这不利于其在资源受限环境中的应用。针对该问题,提出了一种AES轻量化的实现方法。该方法根据轮函数的特点,对其进行调序后合并与优化,以减少算法占用的存储空间,并提高算法的执行效率。在VC++6.0平台上与其他优化实现方案进行实验比较。结果表明,改进后的算法对存储空间要求较低,且执行效率较高。     

A Parallel Yet Pipelined Architecture for Efficient Implementation of the Advanced Encryption Standard Algorithm on Reconfigurable Hardware

The Advanced Encryption System (AES) is used in almost all network-based applications to ensure security. The core computation of AES, which is performed on data blocks of 128 bits, is iterated for several rounds, depending on the key size. The strength of AES is proportional to the number of rounds applied. So far, the number of rounds is fixed to 10, 12 and 14 for a key size of 128, 192 and 256 bits respectively. Most cryptographers feel that the margin between the number of rounds specified in the cipher and the best known attacks is too small. On the other hand, it is clear that the overall efficiency of a given AES implementation is inversely proportional to the number of rounds imposed. In this paper, we propose a very efficient pipelined hardware implementation of AES-128. Besides, we show that if the required number of rounds must increase to defeat attackers, the proposed implementation stays efficient.     

对AES算法硬件实现的面积优化的研究

本文从AES算法入手,对有效缩减面积的多类硬件实现方法设计进行了研究.这些方法主要有三类:对单独的层(layer)分别进行优化;将相邻的层组合在一起进行优化;将加解密的相关模块集成优化.最后,基于SMIC0.18CMOS工艺,提出了一种有效缩减面积的设计,在满足实用要求的情况下,该设计有效的减少了芯片的面积.