高k栅介质SOILDMOS管阈特性分析与建模

通过分析高k栅介质SOI LDMOS管沟道与埋氧层的关系,建立了SOI LDMOS管的阈特性模型。研究了器件主要结构参数对阈特性及小尺寸效应的影响,分析了阈值电压与高k栅介质的介电常数和应变Si层的掺杂浓度的关系。通过软件ISE TCAD进行模拟仿真。结果表明,在不同的tSi和NA条件下,阈值电压的模型计算与数值模拟值吻合率为94.8%,最大差值为0.012 V,不同沟道长度SOI LDMOS的阈值电压漂移率为3.52%,最大漂移电压为0.008 V,模型计算值与数值模拟结果基本吻合。     

GaAlAs红外发光二极管RTS噪声测试方法研究

针对GaAlAs红外发光二极管(IRLED) 随机电报信号(Random Telegraph Signal, RTS)噪声不易测量的特点,提出了一种自动温控RTS噪声测试新方法。通过分析GaAlAs IRLED的RTS噪声产生机理及特性,建立了GaAlAs IRLED的RTS噪声模型,对噪声测试的基本条件进行深入分析,并设计了自动温控测试系统。在10K的温度下对GaAlAs IRLED的RTS噪声进行测试,实验表明,该方法能准确的测量GaAlAs IRLED的RTS噪声,得到与噪声模型一致的结果,为GaAlAs IRLED可靠性的噪声表征提供了实验与理论依据。     

高栅压下超薄栅nMOSFET的RTS噪声

在深入研究SMIC 90nm工艺1.4nm栅厚度nMOS器件RTS噪声时域特性的基础上,提出了该类噪声电子隧穿栅介质的物理起源,并对高栅压下RTS噪声机理作了深入阐述.结合IMEC和TSMC的研究,建立了栅压与RTS噪声时间参数的物理模型,实验结果和模型模拟结果的一致说明了模型的有效性.该研究为边界陷阱动力学和此类器件可靠性提供了新的研究手段.     

高栅压下超薄栅nMOSFET的RTS噪声

在深入研究SMIC 90nm工艺1.4nm栅厚度nMOS器件RTS噪声时域特性的基础上,提出了该类噪声电子隧穿栅介质的物理起源,并对高栅压下RTS噪声机理作了深入阐述.结合IMEC和TSMC的研究,建立了栅压与RTS噪声时间参数的物理模型,实验结果和模型模拟结果的一致说明了模型的有效性.该研究为边界陷阱动力学和此类器件可靠性提供了新的研究手段.     

PD SOI MOSFET低频噪声研究进展

随着器件尺寸的不断减小,PD SOI器件的低频噪声特性对电路稳定性的影响越来越大.研究了PD SOI器件低频过冲噪声现象,分析了此类器件在发生浮体效应、栅致浮体效应以及前背栅耦合效应时低频过冲噪声的产生机理及影响因素.最后指出,可以通过添加体接触或将PD SOI器件改进为双栅结构,达到有效抑制低频过冲噪声的目的.     

HfO2高k栅介质等效氧化层厚度的提取

分两步提取了HfO2高k栅介质等效氧化层厚度(EOT).首先,根据MIS测试结构等效电路,采用双频C-V特性测试技术对漏电流和衬底电阻的影响进行修正,得出HfO2高k栅介质的准确C-V特性.其次,给出了一种利用平带电容提取高k介质EOT的方法,该方法能克服量子效应所产生的反型层或积累层电容的影响.采用该两步法提取的HfO2高k栅介质EOT与包含量子修正的Poisson方程数值模拟结果对比,误差小于5%,验证了该方法的正确性.     

HfO2高k栅介质等效氧化层厚度的提取

分两步提取了HfO2高k栅介质等效氧化层厚度(EOT).首先,根据MIS测试结构等效电路,采用双频C-V特性测试技术对漏电流和衬底电阻的影响进行修正,得出HfO2高k栅介质的准确C-V特性.其次,给出了一种利用平带电容提取高k介质EOT的方法,该方法能克服量子效应所产生的反型层或积累层电容的影响.采用该两步法提取的HfO2高k栅介质EOT与包含量子修正的Poisson方程数值模拟结果对比,误差小于5%,验证了该方法的正确性.     

SOI LDMOS栅漏电容特性的研究

借助软件,模拟并研究了SOI LDMOS栅漏电容Cgd与栅源电压Vgs和漏源电压Vds的关系;研究了栅氧化层厚度,漂移区注入剂量,P阱注入剂量,SOI厚度,场板长度等五个结构工艺参数对Cgd的影响;提出了减小SOI LDMOS栅漏电容Cgd的各参数调节方法.     

一种快速关断沟槽型SOI LDMOS器件

围绕降低沟槽型SOI LDMOS功率器件的优值,提出了一种新型多栅沟槽 SOI LDMOS器件(MG-TMOS)。与常规沟槽型SOI LDMOS(C-TMOS)器件相比,新型MG-TMOS器件在不牺牲击穿电压的同时,降低了器件开关切换时充放电的栅漏电荷和器件的比导通电阻。这是因为:1) 新型MG-TMOS器件沟槽里的保护栅将器件的栅漏电容转换为器件的栅源电容和漏源电容,大幅度降低了器件的栅漏电荷;2) 保护栅偏置电压的存在使得器件导通时会在沟槽底部形成一层低阻积累层,从而降低器件的导通电阻。仿真结果表明:该新型沟槽型SOI LDMOS器件的优值从常规器件的503.4 mΩ·nC下降到406.6 mΩ·nC,实现了器件的快速关断。     

一个连续且解析的SOI LDMOS表面势模型

提出了一个实现全耗尽与部分耗尽自动转换的体接触SOI LDMOS连续解析表面势模型.采用PSP的精确表面势算法求解SOI器件的表面势方程,得到了解析的以栅压和漏压为变量的SOI器件正、背硅/氧化层界面的表面势.修正了全耗尽状态下的反型层电荷和体电荷表达式,结合PSP的模型方程,给出连续解析的体接触SOI LDMOS直流模型.仿真结果与实验数据比较,二者吻合得很好,表明该模型能精确表征SOI LDMOS直流特性.     

高压槽型SOI LDMOS槽区设计的普适方法

论文介绍了高压SOI槽型LDMOS不同槽介质,槽宽和槽深设计的普适方法。该方法考虑了击穿电压和导通电阻的折中关系。浅而宽的槽适合用高介电常数材料填充,深而窄的槽适合用低介电常数材料填充。论文还讨论了真空槽的情况。仿真结果表明由于器件总宽度的降低,采用低介电常数材料填充槽区可以获得更高的设计优值。     

一个连续且解析的SOI LDMOS表面势模型

提出了一个实现全耗尽与部分耗尽自动转换的体接触SOI LDMOS连续解析表面势模型.采用PSP的精确表面势算法求解SOI器件的表面势方程,得到了解析的以栅压和漏压为变量的SOI器件正、背硅/氧化层界面的表面势.修正了全耗尽状态下的反型层电荷和体电荷表达式,结合PSP的模型方程,给出连续解析的体接触SOI LDMOS直流模型.仿真结果与实验数据比较,二者吻合得很好,表明该模型能精确表征SOI LDMOS直流特性.     

Traps centers impact on Silicon nanocrystal memories given by Random Telegraph Signal and low frequency noise

This work reports on a comprehensive process of trapping centers in Silicon nanocrystal (nc-Si) memories devices. The trap centers have been studied using Random Telegraph Signal (RTS) and Low Frequency (LF) techniques. The study of the traps which are responsible for RTS noise in non-volatile memories (NVM) devices as a function of gate voltage and temperature, offers the opportunity of studying the trapping/detrapping behaviour of a single interface trap center. The RTS parameters of the devices having random discrete fluctuations in the drain current get more information about trap energy level and spatial localization from the SiO₂/Si interface. The impact of trap centers has been also investigated showing the significant noise between memories and references devices. Furthermore, it has convincingly been shown that this discrete switching of the drain current between a high and a low state is the basic feature responsible for l/f^γ flicker noise in MOSFETs transistors.     

在SOI基上设计实现D/A驱动的高压LDMOS开关电路

设计实现SOI基上带有D/A驱动的高压LDMOS功率开关电路,利用D/A变换的灵活性,运用数字电路与高压模拟电路混合设计方法,实现数字控制的耐压为300V的LDMOS功率开关电路．该功率集成电路芯片的实现,为SOI高压功率开关电路提供了一种更为方便快速的数字控制设计方法,同时也为功率系统集成电路提供了一种有效的实验验证,从而证实了功率系统集成的探索在理论上以及工程上具有一定的可行性．     

一种氮化镓高迁移率晶体管的栅电流噪声模型

This work presents a theoretical and experimental study on the gate current 1/f noise in Al Ga N/Ga N HEMTs. Based on the carrier number fluctuation in the two-dimensional electron gas channel of Al Ga N/Ga N HEMTs, a gate current 1/f noise model containing a trap-assisted tunneling current and a space charge limited current is built. The simulation results are in good agreement with the experiment. Experiments show that, if Vg Vx, gate current 1/f noise comes from not only the trap-assisted tunneling RTS, but also the space charge limited current RTS. This indicates that the gate current 1/f noise of the Ga N-based HEMTs device is sensitive to the interaction of defects and the piezoelectric relaxation. It provides a useful characterization tool for deeper information about the defects and their evolution in Al Ga N/Ga N HEMTs.     

Current drive enhancement by using high-permittivity gate insulatorin SOI MOSFET's and its limitation

Speed enhancement effects by using a high-permittivity gate insulator in SOI MOSFETs and its limitation were investigated by a two-dimensional device simulator and circuit simulator. The SOI structure is suitable to have excellent current drive by using a high-permittivity gate insulator. Although the gate capacitance increases as a function of its dielectric constant, the current drive does not increase proportionally due to the inversion capacitance. According to the simulation results of the delay time, when the pulse waveforms driven by a CMOS inverter are propagated through 1 mm-long interconnects, the delay time significantly reduces at a dielectric constant value of around 25 (Ta₂O₅). Thus, it is worthwhile using Ta₂O₅ for gate insulator to achieve high-speed operation. Furthermore, the reduction of source parasitic series resistance is a key issue to realize the highest current drive by using a high-permittivity gate insulator in SOI MOSFET