Dither信号理论分析及仿真

模拟数字转化器(ADC)具有典型的非线性特性,其输出噪声对输入信号存在着依赖关系.为了降低ADC的非线性,对减性Dither量化器控制系统进行了数学分析,得出了使量化器输出噪声与输入信号无关所需要满足的充分必要条件.并利用LabVIEW搭建了减性Dither 量化器控制系统数字仿真平台, 对系统分别加入宽带白噪声Dither信号和窄带正弦Dither信号,仿真结果表明适当地选取Dither信号将有效地改善ADC的性能.     

一种用于高速A/D转换器的大幅度Dither结构

Dither(抖动)算法可用于A/D转换器减小模数转换后的频谱谐波,提高其动态性能.目前,Dither算法在高速A/D转换器中的应用日益广泛.以传统的加减型大幅度Dither结构为基础,提出一种基于查找表的存储型宽带加减型结构和相应算法.该结构可降低传统结构的复杂度,并提高转换速度.     

一种适于引入Dither的流水线ADC结构

在ADC中应用Dither技术,可以减小ADC的量化误差,在统计上减小DNL误差、提高ADC的分辨率,但是却存在输入信号较大时,引入Dither噪声后可能发生信号溢出的问题。在此针对流水线ADC分级结构的特殊性,提出一种流水线ADC结构,在普通流水线ADC的第一子级后增加残差改变模块,在改进的流水线ADC中可以引入一定幅度范围内的Dither而不发生溢出。最后,在Simulink中搭建流水线ADC的行为级模型进行了仿真验证,证明所提出的流水线ADC结构在保证引入Dither后信号不会溢出的同时,也能有效地提升其SFDR性能。     

窄带Dither技术在流水线ADC中的校正研究

随着工艺和技术的不断发展,对ADC的无杂散动态范围(SFDR)的要求越来越高。提出了一种窄带Dither技术来改善流水线ADC的SFDR。介绍了Dither的原理和产生电路。基于TSMC 90 nm CMOS工艺,设计了一种12位100 MS/s ADC。在该ADC中运用了Dither技术,并对Dither技术的运用效果进行了仿真与验证。结果表明,当输入信号幅度为63.25 mV、频率为9.325 MHz、采样频率为50 MHz时,该ADC的SFDR为77.97 dB。采用Dither技术后,在保证SNR几乎不变的情况下,SFDR可达84.79 dB,较不采用Dither技术提高了6.82 dB。     

高频地波雷达接收机抖动技术的应用与研究

给出了一种基于软件无线电技术的数据采集处理系统的软硬件设计方案,它采用数字信号处理器(DSP)芯片ADSP21062进行数据处理,采用抖动(Dither)技术,改善ADC的性能。讨论了具体电路的实现方式。试验证明,该方法能够提高雷达接收机的性能。     

分数倍延时数字滤波器设计

在时分交替ADC结构中,由于各子通道ADC采样时钟的偏差,导致通道采样信号误差,严重影响时分交替ADC的动态性能.针对时分交替ADC中子通道的时钟偏差,在信号精确重构的理论依据下,采用基函数分段拟合和频域逼近的方式设计延时低通滤波器.通过改变基函数的定义域,推导了[-Ts,0]内误差校正的理论基础,并结合基函数设计和频...     

一种空-频联合最优滤波的被动宽带检测方法

常规宽带能量检测在多目标、强干扰环境下输出信噪比(SNR)降低,检测性能大幅度下降.针对此问题,该文提出一种将子阵导向最小方差(STMV)宽带空域自适应波束形成与频域Eckart滤波结合的空-频联合最优滤波宽带检测方法.该方法首先通过子阵导向最小方差波束形成进行空间自适应处理,利用自适应波束形成的干扰抑制能力在空域实现最优滤波;然后通过最大似然估计实时估计信号和噪声的功率谱,构造Eckart滤波对自适应波束形成的输出分配不同权重进行加权滤波,从而实现频域信噪比最大化.所提方法通过空-频联合最优滤波,降低空域旁瓣干扰和频带内噪声的影响,使得输出信噪比最大,从而有效地改善目标宽带检测能力,提高被动声呐的宽带检测性能.仿真和试验数据处理结果验证了该方法的有效性.     

8位高速低功耗流水线型ADC的设计技术研究

采用7级子ADC流水线结构设计了一个8位80MS/s的低功耗模数转换电路。为减小整个ADC的芯片面积和功耗,改善其谐波失真和噪声特性,重点考虑了第一级子ADC中MDAC的设计,将整个ADC的采样保持电路集成在第一级子ADC的MDAC中,并且采用逐级缩放技术设计7级子ADC的电路结构,在版图设计中考虑每一级子ADC中的电容及放大器的对称性。采用0.18μm CMOS工艺,该ADC的信噪比（SNR）为53dB,有效位数（ENOB）为7.98位,该ADC的芯片面积只有0.56mm2,典型的功耗电流仅为22mA。整个ADC性能达到设计要求。     

基于MP分解的宽带LFM信号参数估计

将MP分解应用于宽带阵列信号处理中,提出一种针对线性调频信号(LFM)参数估计新算法.根据LFM信号形式建立过完备原子库Gf,其中原子参数由起始频率和调频斜率决定,将阵列参考阵元接收数据在Gf上作MP分解,获得各个信号的起始频率和调频斜率参数,从而得到宽带信号的具体形式;在上一步频率参数估计的基础上,根据阵列结构建立过完备原子库Gθ,其中原子参数由到达角决定,将阵列全部阵元接收数据在Gθ上作MP分解,实现信号DOA估计.新算法估计性能优于传统空间时频分布(STFD)方法,尤其在低信噪比、多信源情况下仍然有较高的估计精度.计算机仿真结果验证了算法的有效性.     

使运算放大器的噪声性能与ADC匹配

在混合信号应用中,正确选择驱动模数转换器(ADC)的运算放大器至关重要.设计人员必须将放大器的噪声、带宽、建立时间以及压摆率与ADC的信噪比(SNR)、无杂散动态范围(SFDR)、输入阻抗及采样时间等参数进行对比.本文将重点介绍在单电源环境下,如何使运算放大器的噪声参数和性能与逐次逼近寄存器(SAR)ADC相匹配.     

7位80MS/s电流模式折叠分级式模数转换器

提出了一种基于电流模式的折叠分级式A/D转换器(ADC),分析了电路原理和结构,阐述了如何提高ADC的性能。测试表明,电路已达到相关性能指标。转换速率为80MS/s,在3.0MHz输入信号下的信噪失真比(SINAD)为44.4dB,有效位数(ENOB)为7.1位。给出了已实现ADC电路的结构、测试波形和动态性能测试结果。     

A 10 bit 20 MS/s 3 V supply CMOS A/D converter

A 10 bit CMOS A/D converter with 3 V power supply has been developed for being integrated into system VLSI's. In this A/D converter, redundant binary encoders named “twin encoders” enhance tolerance to substrate noise, together with employing differential amplifiers in comparators. The bias circuit using a replica of the amplifier is developed for biasing differential comparators with 3 V power supply. Subranging architecture along with a multilevel tree decoding structure improves dynamic performance of the ADC at 3 V power supply. The A/D converter is fabricated in double-polysilicon, double-metal, 0.8 μm CMOS technology. The experimental results show that the ADC operates at 20 MS/s and the twin encoders suppress the influence of substrate noise effectively. This ADC has a single power supply of 3 V, and dissipates 135 mW at 20 MS/s operation     

一种高分辨率自校准单积分型A/D转换器

提出一种具有自校准功能的单积分型高精度A/D转换器.分析了电路原理和电路结构,阐述了如何通过自校准功能提高积分型A/D转换器的性能;给出了A/D转换器结构和测试波形.测试结果表明,设计的A/D转换器采样率为3.3 kSPS,分辨率为14位,相对精度可达0.01%.     

一种低功耗结构的ADC设计

逐次逼近结构ADC是中速中高分辨率应用中的常见结构,其中DAC多采用电容阵列结构,但其动态功耗随分辨率的增加而增加.论文设计了一种新颖的10位ADC结构,它采用两级进行模数转换的方法,高位采用低功耗的并行模数转换结构,低位采用逐次逼近模数转换结构,通过合理设计高低位转换位数、低功耗比较器,采用简单的二进制搜索算法,有效...     

一种可重构流水线ADC的设计

对多标准无线通信系统中的A／D转换器进行了研究,根据无线通信系统的特点,构建了一个新型可重构流水线A／D转换器结构,该A／D转换器的可重构功能是通过在低分辨率下关断子级流水线来实现的。转换器的系统指标为6～14b,从而可以在保证不影响ADC性能的前提下,引入新颖的可重构控制以进一步降低功耗。最后对改进的可重构流水线ADC进行了性能仿真。     

一种10位80 Ms/s逐次逼近A/D转换器

基于65 nm CMOS工艺,设计了一种10位80 Ms/s的逐次逼近A/D转换器。该A/D转换器采用1.2 V电源供电以及差分输入、拆分单调的DAC网络结构。采用拆分单调的电容阵列DAC,可以有效降低A/D转换所消耗的能量,缩短DAC的建立时间,降低控制逻辑的复杂度,提高转换速度;避免了由于比较器共模电平下降过多引起的比较器失调,从而降低了比较器的设计难度,改善了ADC的线性度。动态比较器降低了A/D转换的功耗。使用Spectre进行仿真验证,结果表明,当采样频率为80 MHz,输入信号频率为40 MHz时,该A/D转换器的SFDR为72 dBc。     

加扰技术对模数转换器性能的影响

分析了加扰技术改善ADC性能的基本原理,通过选择合适的扰动信号注入到理想量化器模型中进行仿真,验证了加扰技术能够随机化量化误差的周期性三角形分布。在加扰技术的实际应用中,首先基于10 bit 25 MS/s Pipelined ADC模型完成加扰仿真,仿真得到ADC的SFDR由74.69 dB提高到了85 dB。然后对两种ADC芯片进行加扰实验,该加扰技术使两种ADC芯片的SFDR分别提高了8.29 dB和5.97 dB。理论仿真和实验验证了加扰技术可以明显提高ADC的SFDR,为后期ADC内部集成加扰电路模块做好了准备工作。     

A 15-bit Linear 20-MS/s Pipelined ADC Digitally Calibrated With Signal-Dependent Dithering

Pseudo-random dithers have been used to measure capacitor mismatch and opamp gain errors of the pipelined analog-to-digital converter (ADC) in background and to calibrate them digitally. However, this error measurement suffers from signal range reduction and long signal decorrelation time. A signal-dependent dithering scheme allows the injection of a large dither without sacrificing the signal range and shortens the signal decorrelation time. A 1.5-bit multiplying digital-to-analog converter (MDAC) stage is modified for signal-dependent dithering with two additional comparators, and its capacitor mismatch and gain errors are measured and calibrated as one error. When sampled at 20 MS/s, a 15-bit prototype ADC achieves a spurious-free dynamic range of 98 dB with 14.5-MHz input and a peak signal-to-noise plus distortion ratio of 73 dB with 1-MHz input. Integral nonlinearity is improved from 25 to 1.3 least significant bits (LSBs) after calibrating the first six stages. The chip is fabricated in 0.18-mu CMOS process, occupies an active area of 2.3 x 1.7 mm² , and consumes 285 mW at 1.8 V.     

Current-mode A/D converter

The authors report the design of a new current-mode A/D converter, based on a modified successive-approximations model, in 1.2 μm CMOS technology. The proposed circuit is characterised by good accuracy and fast dynamic performance, low power consumption and small occupation area. SPICE simulations allow the design approach to be validated and the electrical performance of the ADC to be predicted