一种用于生物医学信号的自适应SAR ADC

基于0.18 μm CMOS工艺,设计了一种用于生物医学信号的12位逐次逼近型模数转换器(SAR ADC)。数模转换器采用分段结构电容阵列,并加入1位冗余位。比较器采用互补输入对管构成的动态比较器,以减小噪声和功耗。栅压自举开关被用于采样保持电路,并增加了堆叠管和虚拟管。针对生物医学信号具有稀疏性的特点,通过延时上极板复位时间的方法检测两次采样电压差值,实现采样率自适应切换。仿真结果表明,在120 kS/s采样率、1 V电源电压的条件下,该SAR ADC的功耗仅为4.65 μW,无杂散动态范围为76.29 dB,优值为16.9 fJ/(conv·step),有效位数达11.16 bit。     

二阶误差反馈型失配误差整形16位500 kS/s SAR ADC

为了解决高精度逐次逼近型模数转换器(SAR ADC)中电容失配对精度的影响,设计了一种二阶误差反馈型失配误差整形(EFMES)16位精度、500 kS/s采样率、3.3 V工作电压的SAR ADC。采用二阶EFMES结构和动态元件匹配技术,降低了电容失配对ADC精度的影响。该EFMES SAR ADC采用SMIC 0.18 μm CMOS工艺设计。在输入信号幅度为2.6 V、采样率为500 kS/s时,该ADC的功耗为8.382 mW,SNDR为93.67 dB,ENOB为15.27位,基于SNDR的FoM为168.4 dB。     

一种高速高精度比较器的设计

数模转换器(ADC)作为片上集成系统SOC的关键模块,直接决定着SOC的性能.比较器更是在ADC中尤其是逐次逼近型(SAR)ADC中起着非常重要的作用.在SAR ADC中,比较器决定着ADC的速度、精度和功耗等指标,因此说,比较器是SARADC的核心电路.设计了一种应用于12 bit、1 Ms/s采样率SAR ADC的比较器,并提出了估算输入失调电压的新方法.仿真结果表明,在1.8 V,UMC18混合信号工艺下,速度能达到20 MHz,增益达到77 dB,有效分辨的最小电平达到400μV,第一级等效输入噪声仅为94μV.在每级电路存在20 mV失调电压的情况下,该比较器仍能将失调电压有效消除.     

高速模数转换器应用技术（3）

4 高速ADC的几种电路结构 目前高速ADC主要有以下几种类型:4.1 逐次逼近式ADC 逐次逼近(SAR)式ADC是目前应用最普遍的一种ADC,因为其电路结构简单,功耗低。现代SAR ADC都带有采样保持电路,对直流和交流信号都可以处理。它的精度主要取决于其内部DAC的精度。为了提高DAC的精度,现在普遍采用对薄膜电阻进行激光修整,现代新技术采用CMOS开关电容器电荷再分配方法制造DAC。对于高于12位的SAR ADC,利用附加的DAC和相应的逻辑电路构成片内自动校正电路可达到激光修整薄膜电阻一样的效果,而且又大大降低了成     

基于分段电容阵列的改进型逐次逼近型ADC

为缩短高速模数转换器(ADC)中高位(MSB)电容建立时间以及减小功耗,提出了一种基于分段式电容阵列的改进型逐次逼近型(SAR)ADC结构,通过翻转小电容阵列代替翻转大电容阵列以产生高位数字码,并利用180 nm CMOS工艺实现和验证了此ADC结构。该结构一方面可以缩短产生高位数码字过程中的转换时间,提高量化速度;另一方面其可以延长大电容的稳定时间,减小参考电压的负载。通过缩小比较器输入对管的面积以减小寄生电容带来的误差,提升高位数字码的准确度。同时,利用一次性校准技术减小比较器的失配电压。最终,采用180 nm CMOS工艺实现该10 bit SAR ADC,以验证该改进型结构。结果表明,在1.8 V电源电压、780μW功耗、有电路噪声和电容失配情况下,该改进型SAR ADC得到了58.0 dB的信噪失真比(SNDR)。     

基于SAR-SS架构的图像传感器专用高速列级ADC设计

针对图像传感器中传统列级模数转换器(ADC)难以实现高帧频的问题,提出了一种由逐次逼近寄存器型(SAR)ADC和单斜坡型(SS)ADC组成的混合型高速列级ADC,使转换周期相较于传统的SS ADC缩短约97%;利用SAR ADC的电容实现像素的相关双采样(CDS),在模拟域做差,使CDS的量化时间缩短至一个转换周期,进一步提高了ADC的量化速度;为了保证列级ADC的线性度,提出了一种1bit冗余算法,可实现+0.13/-0.12 LSB的微分非线性和+0.18/-0.93 LSB的积分非线性。基于180nm CMOS工艺的仿真结果表明,该列级ADC在50MHz时钟下,转换周期仅为1μs,无杂散动态范围为73.50dB,信噪失真比为66.65dB,有效位数为10.78bit。     

增量型Σ-Δ调制器优化设计算法研究北大核心

提出了一种用于增量型Σ-ΔADC的调制器设计的算法。该算法针对增量型Σ-ΔADC中的积分器系数进行优化，采用两步式搜索的方法，对可能的最优解组合进行多次求解与对比分析。基于该算法，设计了一种16位40 kS/s增量型Σ-ΔADC。可以对ADC电路的有效精度和输入采样速率这两个性能指标进行有效调节及优化。仿真结果表明，采用所提出的优化设计算法可以将ADC的输入采样速度由40 kS/s提升到51 kS/s,或者将ADC的ENOB由13.76 bit提高到14.72 bit,且不增加额外功耗。     

一种基于SAR量化器的低功耗音频Δ-Σ调制器

基于0.18 μm CMOS工艺,采用离散3阶前馈结构,设计了一种低功耗音频调制器。采用4位SAR量化器,相比于Flash ADC类型的量化器,减少了比较器的个数,降低了量化器的功耗。与传统的利用有源加法器对输入信号和积分器输出进行求和的方式不同,该设计利用SAR量化器实现输入信号的求和,极大地降低了整个调制器的功耗。此外,调制器采用增益提高型低功耗放大器结构,相比于套筒式共源共栅放大器、折叠式共源共栅放大器等传统类型的放大器,节省了功耗。仿真结果表明,在20 kHz信号带宽、1.8 V电源电压下,调制器的SNDR为94.6 dB,SFDR为107 dB,功耗仅为145 μW。     

用于生物信号检测的低功耗CMOS模拟前端

为了符合低功耗的绿色环保理念,设计实现了可检测微弱心电、脑电信号的低功耗CMOS模拟前端集成电路。电路系统包含低噪声放大器、开关电容型增益可调放大器和逐次逼近型模数转换器(SAR ADC)等模块。低噪声放大器采用全差分Rail-to-Rail运放作为主体结构,代替了传统仪表放大器;增益可调放大器通过开关电容网络实现4种可调增益。与传统前端电路相比,设计中增加了片上SAR ADC模块,改善了现有前端电路多采用模拟输出的不足。电路基于GSMC 0.18 μm CMOS工艺进行设计,采用Cadence Spectre工具完成仿真。仿真结果表明,在1.8 V电源电压下,前端电路整体功耗为115.6 μW,能够实现准确的数字输出。     

模数转换技术的分析与应用

从市场角度入手分析了ADC在电子技术发展中的重要性及其特殊性;然后分析ADC不同的算法组合,如并行比较型、逐次逼近型、积分型、∑-Δ型、流水线型ADC,详细比较各种算法的优缺点及主要用途;最后结合工艺的发展,展望了ADC的发展趋势和存在困难。并指出在选用ADC时,不仅要考虑应用的精度、速度等主要指标,还要考虑输入信号的形式、输入信号范围、输入通道类型和数量、工作电源等多种具体功能上的差异。