基于PCI总线的雷达视频高速数据采集接口设计

采用Altera公司的FPGA及其PCI接口芯片PCI9054实现了现代雷达视频的高速数据采集接口.在介绍PCI9054接口控制器的基础上给出一种通用的高速数据采集接口设计,并提出一种新的包括PCI9054存储器映射传输操作的设计.经测试证明,该接口的数据采集速率能稳定地达到200 Mb/s.     

可适应多种时序情况的DMA控制器设计

在以SD卡为图像存储器件的图像协处理器中,基带芯片和SD卡控制器在速度上的差异经常会导致数据传输错误。为解决此问题,设计了一种可适应多种时序情况的DMA控制器。该DMA控制器的状态机,一方面对基带芯片和SD卡控制器的操作请求进行仲裁,在响应基带芯片请求的同时,适当推迟SD卡控制器的请求;另一方面对DMA读写的数据进行计数,并以此判断SD卡的一次多块读或多块写操作是否完成;最后对基带芯片和SD卡控制器的速度做出判断,必要时暂停速度较快一方的操作。实际工作表明,该DMA控制器能够在基带芯片和SD卡控制器之间正确传输数据并使读写SD卡的速度达到210 kB/s。     

基于BU9435KV的车载音响系统设计

提出一种基于BU9435KV芯片的车载音响系统的设计方案,并论述其软硬件设计方法.系统采用了U盘/SD卡作为数据存储器,~AT89S52单片机作为控制器的设计方案,完成将U盘/SD卡中的MP3文件读取出来并进行播放,并实现MP3播放器中解码单元与存储单元的分离.     

基于FSMC接口的CF卡数据存储系统设计

针对现有的嵌入式存储系统中存在的存储速度慢、接口复杂等问题,提出并实现一种基于Compact FLASH(CF)卡和STM32微处理器的数据存储系统,并进行了FatFs文件系统移植。该系统通过STM32微处理器带有的灵活的静态存储器控制器(FSMC)接口实现Memory模式下CF卡存储器的扩展,同时,测试并分析实现最大写入速度的条件。测试结果表明,在CF卡Memory模式下,每次申请扇区数为128时,可以达到最大10 MB/s的平均连续写入速度;该方案存储速度快、实现简单,适用于对存储速度和容量均有要求的场合。     

USB在数据采集系统中的应用

USB接口以其即插即用、安装方便、高带宽、易扩展、传输速度快等优点,在PC及其外围设备接口中得到了普遍的应用,但其实际传输速度远远达不到理论上的最高速度。本文设计了一个以FPGA为主控制器,以CY7C68013A为接口芯片的数据采集系统。接口芯片工作在GPIF主控模式下,保证了数据传输的高速度,FPGA作为数据处理模块,保证了数据的正确性,从而使系统可以实现高速准确的数据传输。本系统所能达到的最高数据传输速度为37Mb/s。     

一种10Mb/s1553B总线接口的设计

1553B是一种数字式命令/响应型时分多路航空数据总线标准.传统的1Mb/s 1553B总线接口电路已不能满足现代高速航空、航天数据通讯的要求.介绍了10Mb/s 1553B总线接口的设计,对关键模块进行了详细分析与设计,并通过编译平台Modelsim6.0进行功能仿真,采用Xilinx VertexⅣFPGA硬件系统进行组网应用验证.结果表明,该设计满足1553B协议功能要求,总线速率达到10Mb/s,满足10Mb/s 1553B总线组网应用的需求.     

相变存储器中灵敏放大器的设计

设计了一种用于相变存储器(PCRAM)的全对称差分灵敏放大器电路,该电路采用预充电技术、限幅电路和防抖动电阻,具有抗干扰能力强、灵活性好、系统性失配小等优点.基于0.13μm CMOS工艺,设计了一个8 Mb的PCRAM测试芯片,并进行了流片.测试结果表明,设计的电路在读周期为2μs时能达到很好的读出效果.     

PCM 高速遥测发送卡的WDM驱动程序设计

PCM高速遥测数据发送卡是一款基于PCI接口芯片9054的PCM信号源,工作码速率可达10 Mb/s.以在Windows 2000操作系统下设计PCM高速遥测数据发送卡的WDM驱动程序为例,介绍WDM驱动程序的基本特点和遥测数据发送卡的基本结构,详细讨论利用Driver Studio开发WDM驱动程序设计的关键技术,如设备初始化、软件FIFO、中断处理和DMA操作等.     

基于PCI的双向高速传输系统

为了实现FPGA与PC之间高速数据的双向同时传输,设计了采用PCI接口实现的双向高速传输系统。系统中采用PCI9054作为PCI接口芯片连接PCI总线与FPGA,并通过PCI驱动程序的设计来提高数据传输效率。经过测试,该系统的速度在双向传输上可以同时达到至少80 Mb/s的速率。该系统可以应用在PC与FPGA之间需要大量数据交换的场合。     

基于DSP和USB的实时红外图像处理系统

设计了一种实时红外图像处理采集系统，以高速DSP芯片对红外图像进行两点法非均匀校正，用USB2.0接口芯片与主机接口，传输速度高达400Mb/s，图像的伪彩色处理和显示由微机完成。该系统实时性强，与PC机接口方便。     

SD卡存储模块设计

在SD存储卡设计讨论的基础上给出了实现过程,讨论开发平台.围绕提高速度设计和实现了系统架构,开发环境,基本模块设计和读写模块设计.通过这样的实现,可以使读写的速度达到20MB/s、12MB/s.通过W86L388D桥接芯片,控制器和Nand Flash芯片两块大的芯片实现SD长硬件部分.通过四大模块来设计和实现控制器,...     

基于ARM与SD卡的嵌入式存储系统研究与设计

随着计算机硬件的发展及数据量的增加,对存储设备的要求也越来越高。SD（安全数码）卡是近年来流行的大容量便携式存储卡。介绍了一种在ARM9处理器AT91RM9200基础上以SD卡作为主要存储介质的数据存储系统。描述了SD卡与AT91RM9200的硬件接1：7,对SD卡文件系统与Linux下驱动程序实现进行了详细说明,最后介绍了Linux设备驱动模块的加载。     

基于嵌入式系统的多媒体音乐播放器

为了改善音乐播放器传统界面,扩充功能,提高音质,基于ARM7嵌入式系统平台和FAT 32文件系统,设计了一款带有文本阅览功能的多媒体音乐播放器。它不仅能正确识别并显示存储在SD,MMC等存储卡内的音频文件,支持环绕立体声调节和重低音调节,还可通过液晶屏浏览存储在存储卡内的中、英文TXT文档。该播放器选用具有出色音频解码能力的VS1053解码芯片,它支持320 Kb/s的MP3或256 Kb/s的WMA音乐文件的播放。该播放器通过视听验证,实现了4种以上不同的音效,满足使用者对音效的不同喜好。实现了环绕立体声调节和真正的立体声双声道音频输出。同时在操作上简单便捷,具有友好的人机界面。     

Flexible Crossbar‐Structured Phase Change Memory Array via Mo‐Based Interfacial Physical Lift‐Off

Inorganic phase change memories (PCMs) have attracted substantial attention as a next‐generation storage node, due to their high‐level of performance, reliability, and scalability. To integrate the PCM on plastic substrates, the reset power should be minimized to avoid thermal degradation of polymers and adjacent cells. Additionally, flexible phase change random access memory remains unsolved due to the absence of the optimal transfer method and the selection device. Here, an Mo‐based interfacial physical lift‐off transfer method is introduced to realize a crossbar‐structured flexible PCM array, which employs a Schottky diode (SD) selection device and conductive filament PCM storage node. A 32 × 32 parallel array of 1 SD‐1 CFPCM, which utilizes a Ni filament as a nanoheater for low power phase transition, is physically exfoliated from the glass substrate at the face‐centered cubic/body‐centered cubic interface within the sacrificial Mo layer. First principles density functional theory calculations are utilized to understand the mechanism of the Mo‐based exfoliation phenomena and the observed metastable Mo phase. The flexible 1 SD‐1 CFPCM shows reliable operations (e.g., large resistance ratio of 17, excellent endurance over 100 cycles, and long retention over 10⁴ s) with excellent flexibility. Furthermore, the random access operation is confirmed by addressing tests of characters “KAIST.”     

基于CPLD控制的Flash存储卡的设计

介绍了一种适用于EPP(增强型平行端口)的Flash存储卡.通过简介EPP的信号定义与握手协议,详细介绍了利用SST39VF016 Flash芯片及CPLD(复杂可编程逻辑器件)设计基于EPP的F1ash存储卡的设计思路、电路组成及数据结构,最后给出了应用软件编程时的注意事项.使用表明,对基于单片机的嵌入式系统,该存储卡提供了一种方便可靠的数据转存方法.     

存储器内建自测试的程序控制方法

文中提出了一种利用处理器的指令系统编写特定程序,通过程序运行来控制完成整个存储器内建自测试过程的方法.基于此方法的设计已经成功应用于一款处理器中,有效地提高了芯片的可测试性和应用系统的容错性.     

基于FPGA和SD卡的水声信号高速采集与存储系统设计

针对目前较高频率水声信号数据难于实时获取的局限,提出了一种基于SD卡和FPGA的高速大容量水声信号采集与实时存储系统设计,设计中采用单片机作为主控单元,SD卡作为存储介质,FPGA作为数据采集和SD卡之间的高速接口,FAT文件系统作为数据存储形式.该设计具有体积小,可高速实时存储,存储容量大,通用性强,易于扩展升级等特点,已在某水下航行器辐射噪声信号获取中得到成功运用.     

CSP引发内存封装技术的革命

简要介绍了几种内存芯片封装技术的特点。CSP是内存芯片封装技术的新概念,它的出现促进内存芯片的发展和革新,并将成为未来高性能内存的最佳选择。     

Design of a power-reduction Viterbi decoder for WLAN applications

In this paper, a 64-state four-bit soft-decision Viterbi decoder with power saving mechanism for high speed wireless local area network applications is presented. Based on path merging and prediction techniques, a survivor memory unit with hierarchical memory design is proposed to reduce memory access operations. It is found that more than 70% memory access can be reduced by taking advantage of locality. Moreover, a low complexity compare-select-add unit is also presented, leading to save 15% area and 14.3% power dissipation as compared to conventional add-compare-select design. A test chip has been designed and implemented in 0.18-/spl mu/m standard CMOS process. The test results show that 30/spl sim/40% power dissipation can be reduced, and the power efficiency reaches 0.75 mW per Mb/s at 6 Mb/s and 1.26 mW per Mb/s at 54 Mb/s as specified in IEEE 802.11a.     

A low power turbo/Viterbi decoder for 3GPP2 applications

This paper presents a channel decoder that completes both turbo and Viterbi decodings, which are pervasive in many wireless communication systems, especially those that require very low signal-to-noise ratios. The trellis decoding algorithm merges them with less redundancy. However, the implementation is still challenging due to the power consumption in wearable devices. This research investigates an optimized memory scheme and rescheduled data flow to reduce power consumption and chip area. The memory access is reduced by buffering the input symbols, and the area is reduced by reducing the embedded interleaver memory. A test chip is fabricated in a 1.8 V 0.18-/spl mu/m standard CMOS technology and verified to provide 4.25-Mb/s turbo decoding and 5.26-Mb/s Viterbi decoding. The measured power dissipation is 83 mW, while decoding a 3.1 Mb/s turbo encoded data stream with six iterations for each block. The power consumption in Viterbi decoding is 25.1 mW in the 1-Mb/s data rate. The measurement shows the power dissipation is 83 mW for the turbo decoding with six iterations at 3.1 Mb/s, and 25.1 mW for the Viterbi decoding at 1 Mb/s.