低功耗异步LDPC解码器运算通路设计

本文设计了异步LDPC解码器运算通路,利用异步电路减少信号到达时间不一致引起的毛刺和时钟引起的功耗.利用输入数据的统计特性设计了运算通路中的主要运算单元,减少了冗余运算.本文还实现了同步运算通路和基于门控时钟的运算通路作为比较.三种设计采用相近的架构,在0.18μm CMOS工艺下实现相同的功能.仿真结果表明,提出的异步设计功耗最小,相比于同步设计和基于门控时钟设计,分别节省了42.0%和32.6%的功耗.虽然性能稍逊于同步设计,但优于门控时钟设计.其中,同步设计的延时是1.09ns,基于门控时钟的设计延时是1.61ns,而异步设计则是1.20ns.     

算术运算的VHDL描述方法探讨

针对在VHDL语言教学过程中,如何进行算术运算的VHDL描述问题进行了探讨.文中首先论述了VHDL语言描述算术运算的局限性;重点阐述了加运算、减运算、乘运算、除运算、取模运算、取余运算的VHDL描述方法;由于设计的结果是一个专用的算式电路,不运行任何程序,工作的可靠性和稳定性都优于用CPU设计.     

运算放大器电路的噪声分析和设计

简要介绍了运算放大器电路包含的噪声类型。运用标准的电路理论和噪声模型,计算运算放大器电路的噪声。结合反相、同相和差分输入的运算放大器电路分析举例,讨论了推算运算放大器电路噪声的方法。最后,给设计人员提供了有关噪声设计的建议和方法。     

从实例出发谈信号调理电路的设计方法

理想运算放大器的概念和设计方法是“模拟电子技术基础”课程的重要内容,但该课程对非理想的运算放大器的分析和设计方法讲解不足,导致仪器仪表专业学生在后续专业课程中很难运用非理想运算放大器设计信号调理电路.本文提出一个完整的设计实例,弥补学生在这方面知识缺陷.通过实例介绍了非理想运算放大器设计中的一系列问题和解决方法,以及所设计电路在Arduino单片机平台上测试的结果.     

基于无冲突地址生成的高性能FFT处理器设计

提出一种基于存储器交织架构的FFT处理器设计方法,并且针对基-8FFT提出一种无冲突地址生成算法,数据按帧进行操作。每个存储器均划分为8个独立的存储体,通过对循环移位寄存器译码,蝶式运算单元并行无冲突读写操作数,8通道输入数据进行并行的复数乘法运算。每级运算引入完全流水,减少了运算的时钟周期开销,同时推导出局部流水线设计必须满足的不等式条件。输入、输出存储器采用乒乓操作,按帧轮换,FFT运算连续输入、输出,采样频率与系统工作频率一致,具有很好的实时性,运算精度通过块浮点得到保证。该设计方法可以扩展至基-16FFT处理器设计。     

实现任意系数求和运算电路的设计

在任意系数求和运算放大电路的设计中,输入电阻和实现所要求的运算关系往往不能同时满足要求,使此类电路的设计让人感到很复杂,甚至无从下手。通过对反相端输入信号的加权系数RR1F和同相端输入信号的加权系数RR2F的讨论,给出改进的电路形式和设计的方法,可以满足求和运算电路输入端电阻平衡和实现所要求和的运算关系。     

基于FPGA的IDEA加解密算法的研究和实现

加密技术是数据保密通信的关键技术。研究加密算法、保障数据安全具有重要的现实意义。IDEA算法是一个好的加解密算法。本文用FPGA设计并实现了IDEA算法的加解密器。对于算法实现的关键运算模块,通过对几个经典运算算法的比较验证,选择合适的算法进行优化设计。利用状态机的优良特性控制算法的运算。结果表明,该设计消耗资源少,运算速度快,算法更适应FPGA特性,具有一定的应用价值。     

FPU加法器的设计与实现

浮点运算器的核心运算部件是浮点加法器,它是实现浮点指令各种运算的基础,其设计优化对于提高浮点运算的速度和精度相当关键。文章从浮点加法器算法和电路实现的角度给出设计方法,通过VHDL语言在QuartusII中进行设计和验证,此加法器通过状态机控制运算,有效地降低了功耗,提高了速度,改善了性能。     

一种电压反馈型高速宽带运算放大器的设计

介绍了一种融合电流映射传输方式的电压反馈型高速宽带运算放大器的工作特性。结合高速宽带运算放大器工作原理,对设计思路进行分析。研究了影响高速宽带运算放大器特性的相关因素,讨论了优化运算放大器动态性能的部分措施。在相关分析的基础上,结合亚微米高速双极工艺,对电路的特性参数进行了仿真设计。     

一种高性能二阶荷控忆阻器电路设计与验证

当前忆阻器等效电路中的传统运算放大器存在功耗高、噪声大等问题。针对这些问题,基于简化差分对设计了两种极简化的运算放大器。通过电路仿真对两种简化运算放大器与传统运算放大器进行功耗与噪声仿真分析。结果表明,与三种传统运算放大器相比,该简化运算放大器的功耗最低,抗噪声性能最优。运算放大器的总功耗为15 mW,等效输出噪声电压为11.55 nV·Hz-1/2,噪声系数为35.873 dB。基于两种简化运算放大器,设计了一种二阶荷控忆阻器等效电路。通过理论分析、电路仿真和硬件电路板基实验,对该等效电路的忆阻特性进行了分析与验证。     

自适应均衡器的FPGA设计

论文介绍了自适应盲均衡器的FPGA设计,主要对自适应均衡器的核心运算单元-采用booth编码算法设计的高性能乘累加(MAC)运算单元进行了详细描述。     

基于Verilog HDL的微处理器ALU运算流水线设计

本文使用硬件描述语言VerilogHDL设计了一个ALU运算流水线,包括接口、FIFO模块、ALU模块和测试环境等,有助于提高微处理器的运算效率,为通过先进的描述手段设计微处理器打下良好的基础。     

系统指标占用系数分析法在有线电视网络上的应用

系统指标占用系数分析法（简称“Ｋ法”）,以查表和加减运算代替较繁杂的对数运算,可以大大简化有线电视设计和指标考核的运算。乡镇广播电视站的技术人员很容易掌握使用。     

32位高速复合加法器设计

介绍了一种利用Brent-Kung法和进位选择法设计的高速复合加法器,该加法器具有高速、面积小的特点.利用Brent-Kung法设计的加法器克服了扇入、扇出问题,具有速度快的特点,但是存在占用面积大、连线多的缺点.进位选择法是对运算数提前做两种情况的运算,再通过低位的进位信号来选择正确的运算结果,用这种方法设计的加法器存在扇出问题,并且不适合用来设计运算位数较多的加法器.文中设计的加法器利用了Brent-Kung法和进位选择法的各自优点.     

基于FPGA的基2DIT-FFT蝶形运算设计与实现

详细介绍基2时间抽取快速傅立叶变换(DIT-FFT)的基本原理,在深入研究蝶形运算的基础上,针对蝶形运算中数据和运算参数地址选取的复杂性问题,通过对三个简易计数器的设计,解决蝶形运算中复杂的地址选取操作,使蝶形运算过程简单化,最后基于FPGA平台对基2DIT-FFT蝶形运算的存储器模块和计数器模块进行仿真实现。     

一种下三角复矩阵求逆方法的IP设计与实现

矩阵运算是很多科学运算中的常见运算,矩阵求逆在矩阵运算中有着举足轻重的作用,在数字信号处理过程中常常被运用到。本文根据一种便于ASIC实现的矩阵求逆算法,提出了一种最大阶数为16阶复矩阵求逆的IP设计串行实现方法。首先本文分析了算法的特殊性,然后提出此IP设计方法的实现思路和结构,最后用Verilog语言进行实现并用M...     

盲均衡器高速运算单元的优化设计

在自适应盲均衡器的设计过程中,符号数的乘加（MAC）运算是关键路径。文中对自适应均衡器的核心运算单元——Booth编码算法进行了详细描述,并采用Booth编码算法对高性能乘累加（MAC）运算单元进行了优化和现场可编程门阵列设计。系统仿真结果证明,优化设计后可以获得良好的均衡效果,在此基础上设计的均衡器能够很好地消除码间...     

计算技术与计算机及网络设备

利用集成运算放大器可以方便地实现电路运算,通过对放大器的同相、反相输入端进行适当的扩展,便可实现任何加减法运算,本文详细介绍一种利用集成运算放大器来设计加减电路的方法。参2     

运算放大器的发展体现了电子技术的进步

运算放大器是模拟电路设计中的基本功能单元,小尺寸、高性能始终是设计人员的追求目标.本文重点介绍了运算放大器的发展方向以及设计中的折中考虑.     

CMOS运算放大器的设计与Cadence仿真

本文根据运算放大器的设计要求(开环电压增益、相位裕度),分析了CMOS运算放大器的性能参数,设计出器件的几何尺寸,最后通过Cadence仿真得到性能指标的仿真结果.