叠层芯片应用的封装挑战与解决方法

叠层管芯封装的不断发展导致该技术能有效地在同一基底内增大电子器件的功能和容量,作为单个芯片。蜂窝电话及其它消费类产品中叠层芯片封装的应用增长促使能够在给定封装尺寸中封装多层芯片。介绍了叠层芯片封装技术中最主要是满足总封装高度的要求。用于叠层芯片封装的技术实现方法包括基片减薄、薄裸芯片贴装、小形貌引线键合、与无支撑的边缘键合以及小偏倒成形等。集中介绍了叠层管芯互连要求。介绍了倒装芯片应用中的正向球形键合、反向球形键合和焊凸凸焊技术,讨论了优点和不足。说明球形键合机的发展能够满足叠层芯片封装的挑战,即超低环形状、长引线跨距和悬空键合等。     

夹层式叠层芯片引线键合技术及其可靠性

随着电子封装技术的快速发展,叠层封装成为一种广泛应用的三维封装技术,该技术能够满足电子产品高性能、轻重量、低功耗、小尺寸等日益增长的需求。针对陶瓷封装腔体中的夹层式叠层芯片结构,键合点与键合引线处于陶瓷外壳空腔中,未有塑封料填充固定,区别于塑封叠层芯片封装器件,优化其引线键合技术,并做了相应可靠性评估试验。键合引线偏移长度最大为0.119 mm,未出现键合引线间隙小于设计值、碰丝短路等情况,为高可靠叠层芯片封装研究提供了参考。     

3D-TSV封装技术

3D-TSV封装技术是实现多功能、高性能、高可靠且更轻、更薄、更小的系统级封装最有效的技术途径之一。3D-TSV封装关键技术包括:通孔制作、通孔薄膜淀积、磁控溅射、通孔填充、铜化学机械研磨、超薄晶圆减薄、芯片/晶圆叠层键合等。阐述了每种关键技术的工艺原理、技术特点、应用范围及发展前景,关键设备、关键材料以及TSV在三维封装技术中的应用。     

多个叠层芯片封装技术

叠层芯片封装在与单芯片具有的相同的轨迹范围之内,有效地增大了电子器件的功能性, 提高了电子器件的性能。这一技术已成为很多半导体公司所采用的最流行的封装技术。文章简要叙述了叠层芯片封装技术的趋势、圆片减薄技术、丝焊技术及模塑技术。     

叠层芯片封装技术与工艺探讨

论述了在叠层芯片封装的市场需求和挑战。首先采用在LQFP一个标准封装尺寸内,贴装2个或更多的芯片,这就要求封装体内每一个部分的尺寸都需要减小,例如芯片厚度、银胶厚度,金丝弧度,塑封体厚度等,要求在叠层封装过程中开发相应的技术来解决上述问题。重点就芯片减薄,银胶控制,无损化装片,立体键合,可靠性等进行了详细的介绍。     

高g微机械加速度传感器芯片盖帽封装设计北大核心

为了提高高g微机械加速度传感器在极端恶劣环境中应用的可靠性,根据自制的高g微机械加速度传感器芯片,研究设计了一种新型＂台阶式＂传感器芯片的盖帽封装结构。利用圆片级键合工艺和有限元分析（FEA）方法确定了盖帽封装结构材料与尺寸的设计方案。优化微电子机械系统（MEMS）加工工艺流程完成对盖帽封装结构的加工,并通过数字电子拉力机对实现圆片级盖帽封装的传感器芯片进行键合强度测试。测试结果表明,键合强度为35 000 kPa,远大于抗过载封装设计要求下的键合强度值（401.2 kPa）,证明了盖帽封装结构设计的可行性和可靠性。     

叠层CSP封装工艺仿真中的有限元应力分析

叠层CSP封装已日益成为实现高密度、三维封装的重要方法。在叠层CSP封装工艺中,封装体将承受多次热载荷。因此,如果封装材料之间的热错配过大,在芯片封装完成之前,热应力就会引起芯片开裂和分层。详细地研究了一种典型四层芯片叠层CSP封装产品的封装工艺流程对芯片开裂和分层问题的影响。采用有限元的方法分别分析了含有高温过程的主要封装工艺中产生的热应力对芯片开裂和分层问题的影响,这些封装工艺主要包括第一层芯片粘和剂固化、第二、三、四层芯片粘和剂固化和后成模固化。在模拟计算中发现:(1)比较三步工艺固化工艺对叠层CSP封装可靠性的影响,第二步固化工艺是最可能发生失效危险的;(2)经过第一、二步固化工艺,封装体中发现了明显的应力分布特点,而在第三步固化工艺中则不明显。     

三维封装中引线键合技术的实现与可靠性

结合半导体封装的发展,研究了低线弧、叠层键合、引线上芯片、外悬芯片、长距离键合和双面键合6种引线互连封装技术;分析了各种引线键合的技术特点和可靠性.传统的引线键合技术通过不断地改进,成为三维高密度封装中的通用互连技术,新技术的出现随之会产生一些新的可靠性问题;同时,对相应的失效分析技术也提出了更高的要求.多种互连引线键合技术的综合应用,满足了半导体封装的发展需求;可靠性是技术应用后的首要技术问题.     

晶圆叠层3D封装中晶圆键合技术的应用

论述了晶圆叠层3D封装中的典型工艺——晶圆键合技术,并从晶圆键合原理、工艺过程、键合方法、设备要求等方面对其进行了深入探讨;以期晶圆叠层3D封装能够应用到更加广泛的领域。     

圆片级封装技术——超CSP~(TM)

文章论述了超CSPTM圆片级封装技术工艺。在封装制造技术方面此CSP封装技术的优越性在于其使用了标准的IC工艺技术。这不仅便于圆片级芯片测试和老炼筛选,而且在圆片制造末端嵌入是理想的。同时,文章也论述了超CSP封装技术的电热性能特征。     

以均匀设计法对SCSP器件工艺参数的优化

利用有限元法研究了堆叠芯片封装(SCSP)器件在封装工艺过程中的热应力分布。将工艺过程中的固化温度、升温速率等工艺参数作为优化变量,采用均匀设计方法对其进行了优化组合,并为后续的回归分析产生样本点。通过回归分析得出工艺参数与最大等效应力之间的回归方程,并将回归方程作为优化算法近似的数学模型。结果表明:最大等效应力出现在EMC固化工艺中,所以在固化阶段SCSP器件容易产生可靠性问题。通过优化,最大等效应力由222.4MPa下降到了169.0MPa。     

汽车电子封装趋势,考量及生产的特殊性

汽车电子是半导体行业成长较快的领域。安全、舒适、互联,和个性化是未来十年成长的主要动力。可靠性和性价比优势使支架封装仍占主导,而其它封装,如PBGA、堆叠式芯片尺寸封装(SCSP),和晶圆级封装(WLP)等,也正得到启用。MLF誖(QFN)应用广泛,具有很好的热电性能和设计灵活性。类似凹槽侧面可湿性焊点技术的创新,让MLF誖这种传统封装更具吸引力。更多传感器和MEMS用于汽车应用,封装形式主要为MLF誖,LGA和"凹槽MEMS"。资讯娱乐系统需要采用更多类型的封装形式。汽车电子封装生产所涉及的供应商管理、可靠性测试等因素必须与严格的汽车标准保持一致。     

热应力影响下SCSP器件的界面分层

通过有限元方法研究了堆叠芯片尺寸封装(SCSP)器件在回流焊工艺过程中的热应力分布,采用修正J积分方法计算其热应力集中处应变能释放率。结果表明:堆叠封装器件中最大热应力出现在Die3芯片悬置端。J积分最大值出现在位于Die3芯片的上沿与芯片粘结剂结合部,达到1.35×10–2J/mm2,表明该位置的裂纹处于不稳定状态;在Die3芯片下缘的节点18,19和顶层节点27三个连接处的J积分值为负值,说明该三处裂纹相对稳定,而不会开裂处于挤压状态。     

3D芯片封装晶圆植球装备关键技术研究

为了应对半导体芯片高密度、高性能与小体积、小尺寸之间日益严峻的挑战,3D芯片封装技术应运而生.从工艺和装备两个角度诠释了3D封装技术;介绍了国内外3D封装技术的研究现状和国内市场对3D高端封装制造设备植球机的需求.介绍了晶圆植球这一3D封装技术的工艺路线和关键技术,以及研制的这一装备的技术创新点.以晶圆植球机X-Y-θ植球平台为例,分析了选型的技术参数.封装技术的研究和植球机的研发,为我国高端芯片封装制造业的同行提供了从技术理论到实践应用的参考.     

后摩尔时代的封装技术

介绍了在高性能的互连和高速互连芯片(如微处理器)封装方面发挥其巨大优势的TSV互连和3D堆叠的三维封装技术。采用系统级封装(SiP)嵌入无源和有源元件的技术,有助于动态实现高度的3D-SiP尺寸缩减。将多层芯片嵌入在内核基板的腔体中;采用硅的后端工艺将无源元件集成到硅衬底上,与有源元件芯片、MEMS芯片一起形成一个混合集成的器件平台。在追求具有更高性能的未来器件的过程中,业界最为关注的是采用硅通孔(TSV)技术的3D封装、堆叠式封装以及类似在3D上具有优势的技术,并且正悄悄在技术和市场上取得实实在在的进步。随着这些创新技术在更高系统集成中的应用,为系统提供更多的附加功能和特性,推动封装技术进入后摩尔时代。     

Reliability study of 3D IC packaging based on through-silicon interposer (TSI) and silicon-less interconnection technology (SLIT) using finite element analysis

Three-dimensional (3D) integration using the through-silicon via (TSV) approach becomes one promising technology in 3D packaging. 2.5D through-silicon interposer (TSI) is one of the applications of TSV technology, which provides a platform for realizing heterogeneous integration on the TSI interposer. However, TSV manufacturing faces several challenges including high cost. Si-less interconnection technology (SLIT) could overcome such challenges and provide the similar function and benefits as TSI interposer. In SLIT technology, TSVs and silicon substrate are eliminated and the back-end-of-line (BEOL) structures are the same as that in the TSI interposer. Thermo-mechanical reliability is still one important concern under process condition and thermal cycling (TC) test condition for both packaging technologies. In this study, solder joint reliability has been investigated and compared for both packaging technologies through finite element analysis (FEA). Reflow process induced low-k stress and package warpage have also been simulated and compared between packages with TSI and SLIT technologies. The simulation results show that SLIT-based package has comparable micro bump TC reliability as TSI-based package, but SLIT-based package has better C4 joint TC reliability than TSI-based package. SLIT-based package also has lower reflow-induced package warpage and low-k stress than TSI-based package. FEA simulation results verify that SLIT-based packaging is one of promising packaging technologies with good thermo-mechanical performance and cost efficiency.     

Optimizing the channel selection and classification accuracy in EEG-based BCI

Multichannel EEG is generally used in brain-computer interfaces (BCIs), whereby performing EEG channel selection 1) improves BCI performance by removing irrelevant or noisy channels and 2) enhances user convenience from the use of lesser channels. This paper proposes a novel sparse common spatial pattern (SCSP) algorithm for EEG channel selection. The proposed SCSP algorithm is formulated as an optimization problem to select the least number of channels within a constraint of classification accuracy. As such, the proposed approach can be customized to yield the best classification accuracy by removing the noisy and irrelevant channels, or retain the least number of channels without compromising the classification accuracy obtained by using all the channels. The proposed SCSP algorithm is evaluated using two motor imagery datasets, one with a moderate number of channels and another with a large number of channels. In both datasets, the proposed SCSP channel selection significantly reduced the number of channels, and outperformed existing channel selection methods based on Fisher criterion, mutual information, support vector machine, common spatial pattern, and regularized common spatial pattern in classification accuracy. The proposed SCSP algorithm also yielded an average improvement of 10% in classification accuracy compared to the use of three channels (C3, C4, and Cz).     

Design and Performance Evaluation of a Separated Control Signaling Protocol for WDM Optical Networks

In WDM optical networks, an efficient control signaling protocol is required to dynamically establish lightpaths. This paper proposes a separated control signaling protocol (SCSP) and compares the performance of SCSP with a conventional integrated control signaling protocol (ICSP). The conventional ICSP makes reservations sequentially from the source to the destination for setting up and tearing down lightpaths. It increases the control overhead and wastes the network resource if it cannot reserve the network resource at an intermediate node. Specifically, if the receiver at the destination is not available after successful reservation at intermediate nodes, it wastes a lot of bandwidth. It causes decreasing chances of reservation for other lightpaths. Instead, SCSP separates bearer control from call control to reduce the waste of network resources. The call control function checks the availability of network resources such as wavelengths and receivers. Bearer control reserves, allocates, and releases network resources. To evaluate the performance of the two protocols, they are mathematically analyzed using a probabilistic model. Simulation results are also provided to compare the proposed protocol with the conventional ICSP in terms of utilization and blocking probability. From the results of simulation and iterative analysis, we can observe that SCSP performs better than ICSP.     

用芯片嵌入技术创新移动应用中的2D和3D封装结构

智能移动装置的高速发展正在驱动更先进芯片封装技术的开发,以满足多功能集成和小型化的要求。传统的解决方案,如多芯片模块,可能无法同时满足高密度和小型化需求。而先进的2.5D硅基板TSV解决方案成本太高,特别是,在对成本敏感的消费类市场中不能使用。在这两者之间,芯片嵌入式封装可能是一个理想的解决方案,它不但有较高互联密度,较小封装尺寸,也可以实现多芯片集成。本文着重讨论了主动芯片的嵌入技术:二维扇出封装和三维封装叠加。二维结构包括扇出晶圆级封装和多层板中芯片嵌入,前者基于晶圆形式,后者基于型板形式。不同流程的选择造成成本和成品率的差异,也造成芯片放置时间的先后。本文讨论了"Die-First"、"Die-Mid"和"Die-Last"流程的优劣势。主动(有源)芯片嵌入的三维叠加有着与二维芯片嵌入类似的优势,只是主动芯片嵌入封装体的上端可以另外叠加封装体,以实现真正的SiP结构。本文还讨论了芯片嵌入技术的发展、未来增长、可能的封装形式和将来的路线图。