一种单片低功耗电荷泵电源管理电路的设计

基于0.6 μm BiCMOS工艺,设计了一款高精度电荷泵电源管理芯片.该芯片利用2倍压电荷泵电源转换原理,芯片内部集成了具有优异频率响应的振荡器电容,施密特触发器提供内部精准频率,PFM调制提供稳定的输出电压.测试结果表明,芯片输入电压范围为2.7～5.5V,输出电压为5V,电压纹波小于20 mV,内部振荡频率为700 kHz,低功耗模式时电流仅为6.73 μA.     

单片集成直流-直流转换器的效率提高方法

采用SMIC 0.13μm CMOS工艺,设计实现了开关频率达到250 MHz,单片集成的降压型电源转换器。为了提高电源转换效率,该转换器中的片上电感采用非对称性设计方法,提高了电感的品质因数。采用了高密度片上滤波电容来稳定输出电压,同时对单位电容尺寸的优化设计减小了电容的等效串联电阻以及输出电压纹波。测试结果表明,芯片输入电压为3.3 V,当输出2.5 V电压时,峰值效率达到了80%,最大输出电流达到270 mA;当输出1.8 V电压时,峰值效率达到了70%,最大输出电流达到400 mA。     

用于无源RFID标签的拓展PSRR带宽无片外电容LDO

经过调制的射频信号整流后会为无源射频识别(RFID)标签引入数万到几十万赫兹的电源纹波.为了抑制这种电源纹波,设计了一款1 MHz带宽内高电源电压抑制比(PSRR)、超低功耗、无片外电容低压差线性稳压器(LDO).利用超级源跟随器结构改变传统LDO环路的极点分布,将输出极点作为环路主极点,将低频PSRR带宽有效拓展到1 MHz.利用动态偏置技术和双零点补偿结构保证环路稳定性.该LDO采用TSMC 0.18 μm CMOS工艺实现,芯片面积约0.017 mm2.测试结果表明:LDO在1 MHz频率范围内的PSRR小于-46 dB,轻负载下的PSRR可达-57 dB;电路消耗0.33～3.4 μA的静态电流;在工作电压为1.1～3 V时输入电压调整率为4.6 mV/V;在负载电流为0～25 μA时负载调整率为0.3 mV/μA;该LDO仅采用35 pF片上电容.     

用于UHF RFID标签芯片的时钟源电路设计

设计了一种用于UHF RFID标签芯片的低功耗时钟源电路。该时钟源电路采用弛豫振荡器结构,振荡周期由电阻和电容定义。振荡器工作在电源电压1 V,偏置电流100 nA时,功耗为0.9 μW,工作温度范围为-20 ℃～80 ℃,频率偏离1.92 MHz小于3%,电路设计符合UHF RFID标签系统要求。     

一种低功耗32nm CMOS分数-N频率合成器设计

为了减少频率合成器的工作能耗,提出了一种新型低功耗的分数-N频率合成器。该合成器消除了电源电压、工艺偏差和温度变化（PVT）对电容的影响,能够产生中等精度时钟脉冲震荡且具有较低的芯片面积。该合成器通过采用频率-电流转换电路,将电路的输出频率与电容比成正比。采用32nm CMOS工艺对提出电路进行了制作。测试结果显示,相比其它类似合成器,提出合成器的功耗和面积更低,总面积仅仅为0.0065mm2,在0.9 V电源电压条件下,功率仅损耗为108 μW。使用4 MHz参考时钟时,输出频率范围为18–156 MHz,频率分辨率为0.8MHz。     

一种低功耗高稳定性晶体振荡器芯片的设计

分析了传统Pierce振荡器不足,提出了改进型的振荡器结构,并基于0.35 μm CMOS工艺,设计实现了一款低功耗高稳定性的晶体振荡器芯片.芯片有两种工作模式:正常工作模式和低功耗模式.测试结果表明,在电源电压为5 V、振荡频率为30 MHz、负载电容15 pF时,芯片消耗总电流低于5 mA,振荡电路消耗电流仅为0.6 mA,输出占空比为50±0.8%的方波信号,其频率随电源电压的变化率仅为0.5×10-6.引入低功耗模式,振荡器消耗电流降低至3μA以下,和传统结构相比,功耗降低了60%,频率随电压稳定性提高了10倍.     

一种片内集成飞电容的自适应开关电容DC-DC

提出一种电容片内集成、高效率升压模式的DC-DC电源管理芯片,较普通结构相比,文中提出的电路结构具有6组2×,3组3×,2组4×升压模型共11种工作模式,并具有低纹波等优点。通过MIM电容与积累型NMOS电容串联的方式,提高单位面积容值,使得总电容面积大幅减小。采用SMIC 0.18μm CMOS工艺,利用Cadence工具对电路进行仿真验证,所提出自适应开关电容升压电路,在输出电压为3 V时,其效率最高可达到83.6%。在开关频率为20 MHz时,输入电压范围为1~1.8 V,所需总片内集成电容总面积为900 μm×900 μm,输出电压纹波＜40 mV     

基于电感电容振荡器的电荷泵锁相环的设计

设计并实现了一种采用电感电容振荡器的电荷泵锁相环,分析了锁相环中鉴频/鉴相器(PFD)、电荷泵(CP)、环路滤波器(LP)、电感电容压控振荡器(VCO)的电路结构和设计考虑。锁相环芯片采用0.13μm MS&RF CMOS工艺制造。测试结果表明,锁相环锁定的频率为5.6～6.9 GHz。在6.25 GHz时,参考杂散为-51.57 dBc;1 MHz频偏处相位噪声为-98.35 dBc/Hz;10 MHz频偏处相位噪声为-120.3 dBc/Hz;在1.2 V/3.3 V电源电压下,锁相环的功耗为51.6 mW。芯片总面积为1.334 mm2。     

采用自适应滞环控制的LED恒流驱动芯片

设计了一种降压型LED恒流驱动芯片。该芯片采用电流滞环控制技术对输出电流进行恒流控制,实现输出高达2 MHz的开关频率。通过比较外部反馈电阻上的压降与芯片内部的滞环电压,使输出电流的波形为滞环变化三角波。采用了全新的自适应滞环电压产生电路,以补偿芯片内部的延时,实现了在2 MHz的开关频率下小于3%的恒流精度。该LED恒流驱动芯片采用ASMC 0.35 μm 5 V/60 V BCD工艺,工作电源电压范围为5~60 V,最高工作频率为2 MHz,典型平均输出电流为700 mA。该芯片具有PWM调光功能,通过DIM信号的占空比来调节LED的亮度。     

汽车电压调节器低频振荡电路的设计

针对汽车电压调节器,设计了一种受温度和电源电压变化影响很小的低频振荡器。通过采用正温度系数电流和负温度系数电流相互叠加,形成2阶补偿,以更加稳定的电流对电容进行充放电。在该振荡电路中,引入一个简单的参考电压电路,使电容充放电的电压随充放电电流的微小变化而变化,以实现电压对电流变化的补偿,从而更加有效地提高振荡器频率的稳定性。基于CSMC 40VBCD工艺,采用Spectre进行仿真,在5V电源电压、-40℃～160℃温度范围内,其频率最大误差小于0.96%;在4～6V电源电压下,温度为0℃时,其频率最大误差小于1.33%。     

A universal 0.03-mm2 one-pin crystal oscillator in CMOS

A one-pin crystal oscillator with an integrated load capacitance of 15 pF has been realized in a standard 0.35-μm CMOS technology. Due to the structure of the oscillator and the use of MOS gate capacitance for the load capacitors, the chip area can be very small. The total active area including load capacitors is less than 0.03 mm². The design can be operated with supply voltages in the range of 1.4-3.6 V and allows crystal frequencies in the range of 3-30 MHz. The current consumption of the oscillator core is 180 μA at 10 MHz with 3.3-V power supply. It produces a rail-to-rail output swing, regulated by an amplitude control loop, and has the same flexibility and ease of frequency tuning as a common Pierce oscillator. As no special IC process options are required, the design is very suitable for clock generation in digital very-large-scale-integration chips     

A 0.8 V low power low phase-noise PLL

A low power and low phase noise phase-locked loop(PLL) design for low voltage(0.8 V) applications is presented.The voltage controlled oscillator(VCO) operates from a 0.5 V voltage supply,while the other blocks operate from a 0.8 V supply.A differential NMOS-only topology is adopted for the oscillator,a modified precharge topology is applied in the phase-frequency detector(PFD),and a new feedback structure is utilized in the charge pump(CP) for ultra-low voltage applications.The divider adopts the extende...     

A Chip for Linearization of RF Power Amplifiers using Predistortion based on a Bit-Parallel Complex Multiplier

This paper presents a custom chip for linearization of RF power amplifiers using digital predistortion. The chip has been implemented in a standard digital 0.8 m CMOS process with standard static cells and single-phase clocking. A systolic complex multiplier based on distributed arithmetic constitutes the core of the chip. The nonlinear function is realized with a look-up table containing complex gain factors applied to the complex multiplier. Maximum clock frequency was found by means of simulation to be 105 MHz corresponding to 21 Msamples/s throughput with 3 W power consumption using 5 V supply voltage. The fabricated chip is fully functional and has been measured up to 60 MHz clock frequency with 825 mW power consumption with 3.3 V supply voltage. Operation at 1.5 V supply voltage allows 10 MHz clock frequency with 35 mW power consumption.     

激光器用快速退压式电光Q开关驱动器的研制

研制了一种快速退压式电光Q开关驱动器,它具有结构简单、稳定性好、体积小且成本低的优点。由基于PWM型集成控制器SG3525的升压型DC/DC开关电源提供0V至1500V的高压直流电平,稳定度在0.2%以内,纹波小于300mV;采用高压功率场效应管作为开关器件,获得了频率在1KHz至50KHz、高电平在0V至1200V可调、下降沿可达6ns的高压负脉冲;采用LiNbO3晶体作为电光晶体,运用于小功率Nd：YVO4激光器的电光调Q,工作在高电平为725V,频率为10KHz时,获得了脉宽约13ns的脉冲激光输出。     

用于高能物理实验电子读出芯片的低噪声锁相环芯片设计

基于TSMC 180 nm工艺设计并流片测试了一款用于高能物理实验的电子读出系统的低噪声、低功耗锁相环芯片。该芯片主要由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器等子模块组成,在锁相环电荷泵模块中,使用共源共栅电流镜结构精准镜像电流以减小电流失配和用运放钳位电压进一步减小相位噪声。测试结果表明,该锁相环芯片在1.8 V电源电压、输入50 MHz参考时钟条件下,可稳定输出200 MHz的差分时钟信号,时钟均方根抖动为2.26 ps(0.45 mUI),相位噪声在1 MHz频偏处为-105.83 dBc/Hz。芯片整体功耗实测为23.4 mW,锁相环核心功耗为2.02 mW。     

A 1.2 mW video-rate 2-D color subband decoder

A 2-D subband decoder has been designed for real-time video decompression in low-power applications. The chip is capable of reconstructing four levels of hierarchical subband structures for images up to 256 pixels wide. The chip's maximum performance decodes 60 M pixels per second of color RGB video output with a 5 V supply and 120 MHz clock frequency. For portable applications with a resolution of 176 pixels wide, 240 lines, and 30 frames/s color video, the chip dissipates less than 1.2 mW with a 1 V supply. Besides the reduced supply voltage, the low power consumption is achieved through algorithmic innovations for energy conservation. Higher-resolution images can be decoded by cascading multiple chips in parallel each operating on a 256 pixel wide image slice     

一种压电陶瓷微位移器驱动电源研究

在研究压电陶瓷微位移器的基础上,针对压电陶瓷的驱动特点和要求,设计了一种驱动电源。以单片机Atmega128和高压运算放大器PA78为核心器件,以及相关电路构成电压控制型驱动电源。介绍了主要模块电路的功能和实现,并对驱动电源进行测试实验。驱动电源可输出0~300 V连续电压,分辨率可达10 mV、静态纹波＜5 mV。结果表明该电源具有线性度高、稳定性好、分辨率高等优点。     

一种高精度高稳定性锯齿波振荡器的设计

设计了一种应用于DC/DC开关电源管理芯片的锯齿波振荡器,该电路利用内部基准电流源产生的电流对电容进行充放电,使得产生的锯齿波信号随电源电压和温度的变化较小,采用迟滞技术提高了锯齿波信号幅值.采用基于CSMC的0.5μmCMOS 工艺进行仿真.结果表明,该电路产生的振荡频率为5MHz,信号幅值为0-3V,电源电压在2....     

一种ADC电源方案设计与电源完整性分析

为合理利用机箱空间、减少电源芯片使用数量,提出了一种20片模数转换器(Analog-to-Digital Converter,ADC)芯片供电方案,既可减小不同频段ADC芯片因输入相同电源造成信号干扰的可能,也可减少低压差线性稳压器(Low Dropout Linear Regulator,LDO)的使用数量,充分利用电源芯片的供电能力,大大降低了模块开发成本。与传统电源方案相比,该方案中电源芯片使用数量减少一半,电源布局面积缩小60%。同时通过仿真可提前识别出其中一路LDO芯片输出的2.5 V电压在到达ADC芯片时未能达到ADC芯片输入的最小电压要求。结合静态压降公式提出3种优化方法,均可达到ADC芯片输入的最小电压要求。采用第2种优化方法,回板实测结果显示3个芯片接收到的电源电压差值为0.3 V,与仿真结果一致。     

A 433-MHz 64-b quad-issue RISC microprocessor

A quad-issue custom VLSI microprocessor is described. This microprocessor implements the Alpha architecture and achieves an estimated performance of 13.3 SPECint9S and 18.4 SPECfp95 at 433 MHz. The 9.6 million transistor die measures 14.4 mm×14.5 mm, and is fabricated in a 0.35-μm, four-metal layer CMOS process. This chip dissipates less than 25 W at 433 MHz using a 2.0 V internal power supply. The design was leveraged from a prior 300-MHz, 3.3-V, 0.50-μm CMOS design. It includes several significant architectural enhancements and required circuit solutions for operation at 2.0 V. The chip will operate at nominal internal power supply voltages up to 2.5 V allowing improved performance at the cost of increased power consumption. At 2.5 V, the chip operates at 500 MHz and delivers 15.4 SPECint95 (est) and 21.1 SPECfp95 (est). This paper describes the chip implementation details and the strategy for efficiently migrating the existing design to the 0.35-μm technology