基于谐波混频技术的宽带频综的设计

基于谐波混频器的启发,结合一些相关文档资料的成果,提出了谐波混频的宽带频率合成方式.通过对谐波混频原理进行明确的分析,将谐波混频与频率合成进行了实践性的结合,给出了一种宽带小步进低相位噪声频率综合器的实现方案,并对综合器的相位噪声和杂散抑制指标进行了理论分析.试验证明,基于谐波混频技术的综合器具有优异的相位噪声和杂散抑制性能.对宽带低相位噪声频综的设计具有一定的借鉴意义.     

GNSS射频芯片中小数分频技术研究

针对GNSS射频前端PLL频率综合器中的低杂散小数分频问题,提出了分别基于累加器结构和MASH1-1-1Δ-∑结构的两种小数分频调制器实现方案。进而选取3.996 MHz为GNSS射频前端模拟中频频率,16.368 MHz为PLL频率综合器参考频率,在GPS L1和BD-2 B1频点上对30级累加器级联结构和MASH1-1-1Δ-∑结构的输出功率谱进行分析,并在此基础上对它们的小数杂散特性进行了对比研究。结果表明,MASH1-1-1Δ-∑结构具有噪声整形功能,可将小数杂散由低频段推至高频段,从而在低频段获得更优的杂散特性。由于高频段的杂散可被PLL环路滤波器滤除,故MASH1-1-1Δ-∑结构更适合用在基于PLL的频率综合器中。     

C波段小型化低相噪全相参频率综合器

提出了一种小型低相噪、低杂散的C波段全相参频率综合器设计方案。基带信号由DDS芯片产生,通过对环路滤波器和电路印制板的优化设计改善相噪和杂散性能,并与PLL输出的C波段点频信号进行上变频,得到所需信号。介绍了实现原理、相位噪声模型及设计方法。测试结果表明,在7.8GHz处,频综相位噪声≤-103dBc/Hz@100kHz,杂波抑制≤-61dBc。     

频率合成器中混频器杂散的影响分析

详细讨论了含混频器的频率合成器中混频器杂散对频率合成器输出频谱的影响，并导出了频率合成器输出频谱中由混频器杂散引起的杂散分量S1（Ω1）的计算公式，从而为含混频器的频率合成器抑制混频器引起的频谱杂散分量提供了理论依据和技术途径。     

一种应用于DVB调谐器中的2-2.4-GHz分数频率综合器设计

摘要—本文设计了一个应用在DVB 调谐器中的分数频率综合器。详细比较了全差分频率综合器和单端调谐频率综合器的传输函数。在此基础上设计了频率综合器的环路参数。除此之外详细描述了全差分电荷泵的实现方式,并提出了改进的开关以提高电荷泵的线性度。设计了同步8/9 预分频器并讨论了设计细节。频率综合器环路带100 kHz,参考杂散小于-63 dBc。在1 MHz 频偏处相位噪声小于-110 dBc/Hz。100 Hz-100 MHz均方根积分噪声在整数分频模式小于0.7度。在分数分频模式小于1度。本文所涉及到的频率综合器在SMIC 0.18-μm CMOS 工艺下流片实现,电源电压为1.8-V,电流消耗为10 mA,面积为1-mm2。     

一种用于MB-OFDM 超宽带的低杂散快速跳频的频率综合器

本文设计了一种应用于超宽带第一频率组的频率综合器。该频率综合器采用锁相环和单边带混频器,将4224MHz分别与±264MHz和+792MHz混频来产生第一频率组的三个中心频率。并且设计了一个新颖的多模式正交单边带混频器,它集合了选频与混频的功能,将线性度提高并且降低了功耗。芯片通过Jazz 0.18-μm RF CMOS工艺流片,测试结果显示其输出频谱干净,参考时钟杂散只有-69dBc,最大的杂散是LO泄漏为-32dBc。它的相位噪声为-110dBc/Hz@1MHz,并且积分相位噪声只有1.86°。当频率发生跳变时,跳频时间约为1.8ns。整个芯片工作在1.8V电源电压,消耗30mA电流。     

基于∑△ 调制的分数频率综合器杂散分析

分数频率综合器能在提供小步进跳频距离的同时达到比较好的相噪指标，故得到了广泛的应用。但是，由于分数频率综合器会在跳频步进处出现特有的分数杂散，故其性能受到了分数杂散的影响而恶化。因此，减小分数杂散的影响成为了分数频率综合器应用中的重要内容。∑-△调制技术来源于高速的A／D、D／A转换技术，该技术已广泛应用于现代PLL芯片中，文章详细介绍了∑-△调制技术，并对其抑制分数频率综合器杂散的性能进行了深入分析。     

基于0.35μm SiGe BiCMOS的高纯度频率综合器

介绍了一个基于0.35μm SiGe BiCMOS的整数N频率综合器.通过采用不同工艺来实现不同模块,实现了一个具有良好的杂散和相噪性能的高纯度频率综合器.除环路滤波器外所有的部件均采用差分电路结构.为了进一步减小相位噪声,压控振荡器中采用绑定线来形成谐振.该频率综合器可在2.39～2.72 GHz的频率范围内输出功率OdBm.在100kHz频偏处测得的相位噪声为-95dBc/Hz,在1MHz频偏处测得的相位噪声为-116dBc/Hz.参考频率处杂散小于-72dBc.在3V 的工作电压下,包括输出驱动级在内的整个芯片消耗60mA电流.     

基于0.35μm SiGe BiCMOS的高纯度频率综合器

介绍了一个基于0.35μm SiGe BiCMOS的整数N频率综合器.通过采用不同工艺来实现不同模块,实现了一个具有良好的杂散和相噪性能的高纯度频率综合器.除环路滤波器外所有的部件均采用差分电路结构.为了进一步减小相位噪声,压控振荡器中采用绑定线来形成谐振.该频率综合器可在2.39～2.72 GHz的频率范围内输出功率OdBm.在100kHz频偏处测得的相位噪声为-95dBc/Hz,在1MHz频偏处测得的相位噪声为-116dBc/Hz.参考频率处杂散小于-72dBc.在3V 的工作电压下,包括输出驱动级在内的整个芯片消耗60mA电流.     

基于多环锁相宽带细步进频率合成器的设计

为了满足宽频段、细步进频率综合器的工程需求,对基于多环锁相的频率合成器进行了分析和研究。在对比传统单环锁相技术基础上,介绍了采用DDS+PLL多环技术实现宽带细步进频综,输出频段10~13 GHz,频率步进10 kHz,相位噪声达到-92 dBc/Hz@1 kHz,杂散抑制达到-68 dBc,满足实际工程应用需求。     

K波段低相位噪声频率综合器的设计与实现

采用双锁相环混频设计方案,设计了一种低相位噪声频率综合器,实现了单锁相环难以实现的低相位噪声指标。在系统理论分析的基础上,优化了电路布局,实际的电路尺寸为45.0 mm×30.0 mm×12.0 mm,实现了小型化K波段低相位噪声频率综合器。对频率综合器电路进行了测试,输出信号相位噪声为 -95 dBc/Hz @1 kHz和 -99 dBc/Hz @≥40 kHz,杂散为-72 dBc,完全满足设计指标的要求。     

一种X波段小型化频率综合器的设计

介绍了一种低杂散的小型化X波段频率综合器。基于SMT工艺,采用间接频率合成技术,使用锁相环、压控振荡器芯片、3阶无源环路滤波器和前置分频器实现频率综合。介绍了小型化的设计思路。仿真和测试结果表明,设计的频率综合器输出频率为9.2GHz,相位噪声优于-87dBc/Hz@10kHz,杂散优于-87.5dBc。该电路具有相噪低、杂散低、结构简单等优点,可广泛应用于通信、雷达等领域。     

超低空搜索雷达频率综合器的设计与实现

本文介绍了一种超低空搜索雷达频率综合器的设计,该频综采用直接合成方式,实现了频综的低相噪、低杂散和小于1μs的跳频时间。     

一种短波频率综合器的研制

主要介绍了一种由DDS+PLL方案实现的短波频率综合器的设计过程,对整体方案和主要电路设计都进行了较为详细的阐述,并最终对关心的指标进行了实际测试,使该综合器具备了步进小、频带宽、相位噪声低、杂散抑制高等特点,达到了预期的效果,为今后短波频率综合器的发展提供了一些可以借鉴的经验。     

一种低相位噪声的UHF频段小数分频频率综合器

提出并实现了一款采用相位噪声优化技术的特高频(UHF)频段小数分频频率综合器,其工作频率为0.8～1.6 GHz.采用死区消除技术减少了鉴频鉴相器和电荷泵的噪声对系统的影响.采用分布式变容管结构和二阶谐波滤除技术设计压控振荡器,使压控振荡器获得了更低的相位噪声.采用新型的陷波滤波技术设计△-∑调制器,进一步降低带内相位噪声和系统的杂散.采用TSMC 180 nm CMOS工艺进行了流片验证.测试结果表明该频率综合器在0.01,1和10 MHz频偏处的最大相位噪声分别为-95,-127和-146 dBc/Hz,杂散抑制低于-81 dBc,而频率综合器芯片的功耗仅为20 mW,芯片面积为2.5 mm×1.1 mm.     

基于锁相环技术的X 波段频率源的研制

介绍了一种X 波段频率源的设计方案及相关理论。采用数字锁相环内混频技术实现的该X 波段频率源具有频带宽,相位噪声低,杂散低等特点。其主要技术指标如下：输出频率范围为9.8GHz～10.8GHz,频率步进为5MHz,在偏离1KHz 处相位噪声优于-85dBc/Hz,在偏离10KHz 处相位噪声优于-88dBc/Hz,杂散抑制优于60dBc。由最后的测试结果可 知,采用该方法设计的频率源既能保证低杂散又能显著改善相位噪声水平,可广泛用于通信设备和测试系统中。     

一种S波段跳频源的设计

为了某项目设计一款频率在2-3GHz宽带跳频源,频率间隔为1MHz,跳频点数为1001点。该跳频源要求相位噪声小于-100dBc @1kHz,杂散优于60dB。分析指标和软件仿真计算,采用HITTITE公司的HMC830锁相芯片来实现该设计方案。采用HITTITE公司的PLL仿真设计软件对环路滤波器进行优化设计后应用到实际电路中,使得该芯片在-55℃到+85℃均可稳定工作。通过外接串口通信控制模块,实现频率的跳变。最终该设计的实物测试相位噪声、杂散指标均优于目标值。测试得到该频率源相位噪声可达到-100dBc/Hz@1kHz,杂散指标能够达到-70dB,具有工程应用价值     

一种先进的间接频率合成器及噪声分析

频率综合技术是现代雷达和通信系统实现高性能指标的关键技术之一。频率综合器的相位噪声和杂散抑制度是直接影响系统性能的主要技术指标,也是设计和研制频率综合器最难解决的问题。本文详细介绍了新型高速器件对频率合成器设计的诸多好处,以及对综合器相位噪声抑制的贡献。     

一种用于IR-UWB收发器的4GHz正交输出小数频率综合器

本文针对工作于3.1GHz到5GHz频段的IR-UWB收发器,设计了一种4GHz小数频率综合器。该频率综合器采用0.18μm混合&射频CMOS工艺实现,其输出频率范围为3.74GHz到4.44GHz。通过使用多比特量化的∑-△调制器,该频率综合器在参考频率为20MHz时的输出频率分辨率达到15Hz。测试结果表明,该频率综合器的正交信号输出幅度失配和相位误差分别低于0.1dB和0.8º。该频率综合器的输出相位噪声达到-116dBc/Hz@3MHz,频谱杂散低于-60dBc。在1.8V电源电压下,该频率综合器的核心电路功耗仅为38.2mW。     

C波段宽带高速跳频频率源的设计与实现

针对高速跳频通信系统的需求,设计并实现了一款工作在C波段、带宽为1 GHz、步进为3 MHz的宽带频率源。该频率源采用DDS激励PLL方案,用FPGA控制DDS实现低频段的小步进跳频,再用乒乓式锁相环进行倍频得到最终输出。采用2路DDS基准时钟来保证杂散指标,并对跳频时间和相位噪声等指标进行简单预算,得到整个系统最大跳频时间小于1μs,相位噪声优于-106 d Bc/Hz/10 k Hz,杂散优于-60 d Bc。