Cadence解决方案助力创意电子20nm SoC测试芯片成功流片

全球电子设计创新领先企业Cadence设计系统公司宣布,设计服务公司创意电子(GUC)使用CadenceEncounter数字实现系统(EDI)和Cadence光刻物理分析器成功完成20 nm系统级芯片(SoC)测试芯片流片。双方工程师通过紧密合作,运用Cadence解决方案克服实施和可制造性设计(DFM)验证挑战,并最终完成设计。     

Cadence解决方案助力创意电子20纳米SoC测试芯片成功流片

Cadence设计系统公司宣布,设计服务公司创意电子(GLJC)使用Cadence Encounter数字实现系统(EDI)和Cadence光刎物理分析器成功完成20纳米系统级芯片(SoC)测试芯片流片。双方工程师通过紧密合作,运用Cadence解决方案克服实施和可制造性设计(DFM)验证挑战,并最终完成设计。在开发过程中,创意电子使用     

TSMC和UMC推出不同的65nmDFM解决方案

TSMC刚推出了一种65 nm可制造性设计(DFM)方案,它是一种柔性设计支持生态系统,采用可制造性统一数据格式,通过精选的EDA工具将DFM能力直接传递至设计人员的工作站。提出这个方案是为了使DFM工具,如,光刻工艺检测、CMP     

X射线成像技术揭示纳米级结构

目前,业界的芯片设计水平正在由90nm向65nm迈进,很快就将进入"亚纳米"时代,同时也会对流行已久的成熟EDA方法学提出新的需求,其中最为关键的问题是在设计规则验证(DRC)和可制造性设计(DFM)等方面.     

IP核设计——中国集成电路产业发展的突破口

随着集成电路设计水平和工艺技术的提高，集成电路规模越来越大，芯片设计规模和设计复杂度也急剧提高，工艺流程呈现专业化，EDA设计逐步发展和完善。到了九十年代出现了SoC芯片（系统级芯片），即可以在一个芯片上包括了CPU、DSP、逻辑电路、模拟电路、射频电路、存储器和其它电路模块以及嵌入软件等，并相互连接构成完整的系统。由于系统设计日益复杂，设计业出现了专门从事开发各种实现不同功能的IP核的专业公司，     

EDA厂商为全球电子设计业发展推波助澜(下)

一直以来,EDA在电子设计业的发展过程中起着不可或缺的重要作用。文章将分析行业未来的挑战和发展趋势,及EDA厂商最新的解决方案和中国市场战略部署。全文分两大部分,上期介绍了EDA厂商在系统级设计、验证强化及DFM领域的解决方案,本期将介绍他们的低功耗设计方案、PCB板级设计工具,及其中国战略。     

基于FPGA的数字电压表的设计

采用EDA(电子设计自动化)技术和FPGA(现场可编程门阵列)芯片设计数字电压表。整个设计采用VHDL,由ADC0809转换控制模块、数据转换模块、译码模块组成。并在MAX PLUSⅡ下进行软件编程实现正确的工作时序后,将编译结果下载到FPGA芯片上生成SoC(片上系统)。     

EDA厂商为全球电子设计业发展推波助澜(上)

一直以来,EDA在电子设计业的发展过程中起着不可或缺的重要作用。文章将分析行业未来的挑战和发展趋势,及EDA厂商最新的解决方案和中国市场战略部署。全文分两大部分,本期将首先介绍EDA厂商在系统级设计、验证强化及DFM领域的解决方案,下期将介绍他们的低功耗设计方案、PCB板级设计工具,及其中国战略。     

SystemVerilog简介

美国电气和电子工程师协会(IEEE)最近(2005年11月9日)批准了Syst emVeri l og硬件描述语言的新标准。新标准是为了适应日益复杂的系统芯片(SoC)设计在原Veri l og-2001的基础上扩展的。按新标准开发的EDA工具必将大幅度地提高SoC的设计和验证效率。本文对新标准的扩展做了简要的介绍,希望引起国内IC设计界对这种功能强大语言的重视。     

EDA关注焦点:DFM工具及低功耗设计流程

DFM市场各显身手 随着半导体工艺向纳米时代的挺进，DFM工具也成为EDA行业中最为热门的话题。Cadence公司总裁兼CEO Michael J．Fister指出：“在90nm／65nm及今后的45nm设计中，DFM是影响良率的关键问题。目前，DFM工具占EDA整体市场份额的10％左右，今后将以更快的速度发展。”Mentor公司董事会主席兼CEO WaldenC．Rhines也表示，目前，DFM工具的年均增长率超过了15％，而整个EDA行业的年均增长率仅有2％。因此，DFM工具成为了各大EDA公司的必争之地。     

EDA产业未来的发展策略

电子产业瞬息万变,随着新一代半导体工艺和设计方法的进步,及新的应用领域和市场需求的变化,设计人员必须不断尝试新的EDA工具及解决方案。EDA工具在电子产品尤其是半导体设计中扮演着关键性角色。目前,EDA产业正面临一个关键的转折点,必须随着客户、电子及IC设计产业的需求而进行调整、改变与创新。EDA工具及技术的进步与电子及半导体产业快速发展息息相关,尤其是2000年以后,随着电子消费产品成为电子系统及半导体产业的主流产品,对于芯片设计又提出了新的挑战。SoC芯片上各种数字和模拟IP模块的整合以及低功耗的要求成为新的技术…     

北京成立SoC促进中心

北京中关村系统级芯片(SoC)促进中心揭牌仪式，日前在北京集成电路设计园举行。据悉北京市将自2005起至2007年止，共投资3．9亿元人民币（每年1.3亿元)用于系统级芯片（SoC)的开发。     

混合信号系统级芯片仿真

1 SoC设计方法的变革SoC芯片已经由数字SoC全面转向混合信号SoC，混合信号SoC中整合了复杂的数字处理器、存储器、数字逻辑、IP、高性能的模拟和混合信号功能、通讯协议、加解密算法、驱动程序、实时操作系统以及应用程序等。因而混合信号SoC成为真正意义上的系统级芯片。混合信号SoC设计中芯片的仿真和验证将成为芯片设计的关键。基于平台的设计（PBD）理念成为SoC致胜的法宝，基于平台的设计方法在进一步光大TDD和BBD确保设计质量、提升设计生产力的同时更加关注广泛的设计复用以及设计层次化。系统级设计，抽象的设计描述，混…     

基于CIockExplorer的时钟树插入技术研究

随着SoC芯片设计复杂度的日益增加,芯片内部时钟设计也越来越复杂。基于华大九天SoC时钟设计工具ClockExplorer对SoC芯片内部模块进行了时钟树插入技术的系统研究,使用ClockExplorer工具进行时钟树综合,并进行门控时钟的插入和时钟拓扑结构的优化,从而验证国产EDA工具的功能。     

利用SystemC建模库对平台驱动ESL设计进行TLM外围设备建模

平台驱动ESL设计电子系统层级(ESL)设计指的是一整套系统级芯片(SoC)设计任务,例如嵌入软件开发或系统结构定义,必须在芯片甚至是RTL实现可用之前对这些任务进行寻址。使用ESL并通过SoC平台的事务级模型执行这些任务,可以提供需要的仿真速度、可见度和     

纳米工艺可制造性设计EDA技术

1、概论近几年来,可制造性设计(DFM,design for manufncturability)一直是全球EDA业界最热门的题材。似乎任何产品只要跟DFM沾上边,马上就修成正果,得道升天。综观诸子百家对于DFM的定义则是见仁见智,莫衷一是。就从各家EDA公司的网页上进行了解,DFM可以是优化标准单元库的成品率,或是压缩版图,也有说是优化晶圆映射(Wafer Mapping),以至于平坦化填充,以及时序收敛。很明显的,就以上所涵盖的领域来说并没有一个交集。也由此可知,DFM事实上是一个非常广阔的领域。因此,在开始谈DFM之前就必须先对本篇所提及的DFM做一个明确的定义。     

65nm芯片设计和制造中的几个问题

65nm芯片的设计需要采用可制造性设计(DFM)、多种分析方法和团队通力合作的精神;65nm芯片制造工艺需采用193nm浸入式光刻技术、等效离子掺杂技术、原子层沉积技术、低应力CMP工艺及无损伤清洗技术;65nm芯片制造设备需要全自动化和布局微型化等。     

DFM流程面向65nm芯片设计

目前,业界的芯片设计水平正在由90nm向65nm迈进,很快就将进入"亚纳米"时代,同时也会对流行已久的成熟EDA方法学提出新的需求,其中最为关键的问题是在设计规则验证(DRC)和可制造性设计(DFM)等方面.     

系统芯片的关键技术及发展方向

系统芯片,即(SoC),将包含处理器、存储器和片上逻辑等的一个系统集成在单一的芯片上。SoC所特有的功能强、速度高、体积小、成本低、功耗低等优点使得其技术不断发展,应用越来越广泛。文章首先探讨了系统芯片(SoC)的特点及分类,接着详细阐述了开发SoC所需IP核设计与复用、软硬件协同设计、软硬件协同设计等关键技术。分析了基于平台设计方法的优点,并介绍了SoC的一体化测试流程、共时测试等SoC测试新技术。     

器件技术和系统应用是未来IC设计的推动力

本文中展望了IC设计的未来，分析了推动IC设计发展的主要因素以及需要克服的问题。文章通过讲述掩膜生成、前端和后端制造在电子设计自动化(EDA)和可制造设计(DFM)方面的话题，阐明了来源于系统级要求的设计流程。