SAW器件封装技术概述

小型化和多功能化是SAW器件发展的主要动力。文章回顾了SAW器件封装的发展历史,介绍了金属封装、塑料封装、SMD封装各自的特点,详述了芯片倒装技术及芯片尺寸SAW封装(Chip Sized SAW Package,CSSP)技术,将通用芯片倒装技术(Flip Chip Bonding,FCB)和SAW封装的特点结合,使封装尺寸减小到极限。然后对今后的复合封装进行了展望。     

SAW器件封装技术概述

小型化和多功能化是SAW器件发展的主要动力,回顾了SAW器件封装的发展历史,介绍了金属封装、塑料封装、SMD封装各自的特点,详述了芯片倒装技术及芯片尺寸SAW封装技术,将通用芯片倒装技术和SAW封装的特点结合,使封装尺寸减小到极限,对今后的复合封装进行了展望。     

声表面波器件小型化技术发展概述

以EPCOS生产的声表面波(SAW)芯片级封装和晶圆级封装为例,介绍了声表面波器件小型化发展的趋势.着重介绍了声表器件芯片级封装技术发展的各个阶段器件的结构特点.详述采用倒装、贴膜和晶圆键合技术将声表面波器件的尺寸减至最小及后续声表面波器件组件化封装的趋势.     

声表面波卷积器／存储相关器用ZnO膜的制备

本文介绍了声表面波(SAW)卷积器/存储相关器用优质氧化锌(ZnO)压电膜的制备方法。用平面磁控溅射技术溅射ZnO陶瓷靶沉积出了激励SAW西沙瓦模式的优质ZnO膜。用同轴磁控溅射技术溅射ZnO陶瓷靶沉积出的优质ZnO膜制作ZnO/Si单片式SAW卷积器,使该器件性能进一步改善,同时给出了相应的实验结果。     

基于有限元分层级联技术SAW滤波器精确计算

针对任意复杂结构声表面波(SAW)器件精确快速分析及其内部多物理场耦合效应的精确表征问题,该文在充分考虑SAW器件实际存在的各种影响因素下,采用有限元分层级联算法推导出有限长结构SAW器件的有限元数学模型。基于全波仿真技术,考虑管座及键合线等封装模型电磁效应,对漏波型42°Y-X LiTaO₃温度补偿型声表面波(TC-SAW)器件进行计算,通过与实验结果对比,验证了计算模型的精确性,为高性能SAW器件的精确快速设计提供了支撑。     

沿两种材料间的Zno膜传播的界面声波

本文介绍了沿夹于两种材料之间的ZnO膜传播的界面声波(BAW)的理论和实验结果。从理论上获得了其传播速度、机电耦合系数(K~2)和其位移与ZnO膜标称厚度之间的色散曲线。也计算出了其延时温度系数(TCD),它在一特定膜厚时变为零。当三种材料的材秆参数都能满足本研究所获得的特定条件时,则只存在界面声波。这种波存在的范围比作者另外介绍的斯通利波存在的范围大些。为了验证存在界面波的理论预言,对SiO_2/ZnO/SiO_2结构进行了实验研究。通过溅射技术在熔融石英基片上制备了一层ZnO膜和一层较厚的SiO_2层。然后用叉指换能器激励和接收沿ZnO层传播的界面声波。其传播损耗实际上与瑞利波的值一样,表明了该系统的固有模式。由这些结果我们可以预期将来制作的SAW器件可不用任何外壳封装。     

文摘选辑

一、声表面波技术 108 沿两种材料间的ZnO层传播的界面声波——入野俊夫:《电子情报通信学会论文誌(日文),1987:J70-C(1)59—68 研究了在SiOz/ZnO/SiO_2、SiO_2/ZnO/硼硅酸玻璃和SiO_2/ZnO/(z-x)Si等一些三层结构中的ZnO薄膜上传播的SAW与ZnO膜厚的关系。亦分析了不同器件结构中的机电耦合系数,测得了延迟线的临界温度,根据实验结果可选择适于制作SAW器件的ZnO基片。 109 采用ZnO/ AlN/玻璃基片的高耦合高速度SAW—Shiosaki T.:1985 Ultrason Symp.Proc.,186—191 报道了与三层结构SAW器件中的SAW传播有关的各种特性。在Kovar玻璃基片上制作了AlN压     

CCD-SAW器件在雷达信号处理中的应用

表面声波器件(SAW)及电荷耦合器件(CCD)是七十年代初相继问世的两类先进模拟器件,由于它们具有许多独特的优点,目前国内外已开始应用于雷达信号处理技术中。本文就CCD器件、SAW器件及CCD—SAW器件的组合在雷达信号处理中的应用作了综述,重点叙述在匹配滤波、频谱分析、动目标显示及脉冲多卜勒信号处理等技术中的应用。比较了CCD与SAW器件的性能,报导了SAW脉压、CCD动目标显示及CCD—SAW脉冲多卜勒信号处理实验结果。CCD、SAW及其组合作为新一代的小型化模拟器件,在雷达信号处理中的应用具有十分广阔的前景。     

高频高功能SAW器件应用领域的扩展

目前,SAW器件广泛用于消费类产品和工业通讯设备中的振荡器以及IF滤波器处理10MHz—1GHz的模拟信号。由于高频SAW功能器件及其封装技术的发展,预计SAW器件的应用领域将获得进一步的扩大。本文将着重论述用于UHF段振荡器和无线电设备前端的低损耗SAW滤波器和SMT兼容SAW滤波器。     

国外简讯

AlN/Si声表面波器件 SAW器件的一个新的发展分支是与半导体相结合的集成化技术。在Si片上溅射ZnO薄膜以激励和传播SAW已进行过大量的工作。AlN也是一种适用于SAW器件的压电薄膜材料,而且它的化学稳定性、机械强度、声速和机电耦合系数可能还优于ZnO膜,这就使得AlN膜有可能用作单片SAW器件以取代ZnO。 AlN膜的生长方法较多,如CVD法、RF溅射等。这些方法都要求基片温度在1000℃以上。在较低温度下在玻璃和兰宝石基片成功地沉积AlN膜,只是在最近才用反应溅射实现的。美国珀杜大学电工系L.G.Pearce等人用有磁控阴极的MRC-8620型RF平面溅射系统沉积了高度取向的AlN膜,并制成了几种新型的AlN/Si SAW器件。     

传统SAW离子束调频技术研究

制作传统声表面波(SAW)器件晶圆芯片表面的材料是Al,Al在空气中被氧化,极易生成致密的氧化铝(Al_2O_3)薄膜,由于Al_2O_3薄膜和Al及基底压电材料的刻蚀速率存在差异,会导致SAW的离子束调频过程复杂。该文介绍了一种用于SAW的离子束调频方法,采用该方法对制作的SAW器件进行离子束调频后,实现了目标频率的调高和调低,并进一步提高了频率集中度,从而解决了低频窄带SAW器件及2 GHz以上SAW高频器件频率精度难以提高的工艺难题。     

薄膜型声表面波器件的研究进展

相较于传统的压电单晶声表面波器件,薄膜型声表面波器件具有成本低、易小型化、易集成化等优点。文章对几种薄膜型声表面波器件的研究进展进行了综述。首先,总结了几种常见的薄膜制备方法。然后,根据应用范围的不同将薄膜型声表面波器件分为高频器件和高温器件。根据这两大类型,综述了近年来较典型的五种薄膜型声表面波器件,介绍其制备流程、基本结构和高频/高温等特性。最后,对五种薄膜型声表面波器件进行对比,并对薄膜型声表面波器件的未来发展提出展望。该综述对薄膜型声表面波器件的实际应用及推广具有一定借鉴意义。     

基于剥离工艺的晶圆材料表面形貌表征

压电晶圆表面形貌特征参数是影响光刻剥离工艺及器件批生产成品的关键技术基础。基于声表面波(SAW)器件剥离工艺,该文提出并量化了晶圆材料表面形貌表征参数体系:翘曲度(BOW)、平坦度(GBIR)、小区平坦度(SBIR)、小区平坦度合格率(PLTV)等,并给出了晶圆材料表面形貌表征参数的测试方法及对光刻工艺参数的影响。     

基于晶圆减薄工艺的LT减薄片制备

声表面波(SAW)滤波器因其小型化、低插损及高品质因数(Q)值等性能,已广泛应用于移动通信系统中。钽酸锂(LT)/SiO₂/Si结构克服了传统温度补偿型声表面波(TC-SAW)器件制备工艺难的问题,但需减薄该结构上的LT厚度,而减薄过程会导致晶圆表面有损伤残留,影响器件性能。针对这个问题,该文开展了基于减薄与抛光制备LT减薄片的工艺研究,分析了砂轮目数、砂轮与工作台转速、砂轮进给率等减薄参数对LT晶圆表面损伤的影响,以及抛光压力对损伤的去除效果。研究结果表明,在优化的工艺参数下,减薄抛光后晶圆表面粗糙度为0.187 nm,损伤深度小于1 nm,减薄片制备的TC-SAW谐振器的阻抗图和Smith圆图表明晶圆性能和一致性良好。     

An improved interconnection technique

This paper deals with an improved interconnection technique for use with thin film hybrid ICs, SAW devices and semiconductor devices based on shallow diffusions eg. MOS-FETS $\text{h}\text{f}$ transistors etc., In this technique, the thin film strips of specific width and length (or shape) formed photolithographically on specific substrates are floated off and used for bonding the contact pads to the package leads by thermocompression/ultrasonic bonding methods. The technique has been successfully used for bonding SAW devices and discrete MOS-FETS.     

高可靠先进微系统封装技术综述

在人工智能、航空航天、国防武器装备电子系统小型化、模块化、智能化需求驱动下,系统级封装设计及关键工艺技术取得了革命性突破。新型的系统封装方法可把不同功能器件集成在一起,并实现了相互间高速通讯功能。封装工艺与晶圆制造工艺的全面融合,使封装可靠性、封装效率得到极大的提升,封装寄生效应得到有效抑制。文章概述了微系统封装结构及类型,阐述了高可靠晶圆级芯片封装(WLP)、倒装焊封装(BGA)、系统级封装(SIP)、三维叠层封装、TSV通孔结构的实现原理、关键工艺技术及发展趋势。     

声表面波器件的封装技术及其发展

目前各种声表面波器件的工作频率涵盖30MHz到3000MHz的频率范围,其封装形式主要有塑料封装、金属封装(如F11、TO-39)和sMD封装。在本文中,作者对声表面波器件的这三种主要封装形式对声表面波器件电传输性的影响作了系统的实验研究与分析,并论述了声表面波器件在封装方面的现状及其发展趋势。     

Wafer level packaging of a tape flip-chip chip scale packages

The advent of chip scale packages (CSPs) within the semiconductor community has led to the development of wafer scale assembly (WSA) or wafer level packaging (WLP) manufacturing in order to raise assembly efficiencies and lower operating costs. Texas Instruments (TI) has developed a unique WLP process for forming flip-chip, ball grid array packages. The die inputs and outputs of the TI CSP are connected through solder bumps to a polyimide film interposer. Solder balls on the other side of the interposer complete the electrical connection to a customer’s printed circuit board. A wafer-sized array of interposers designed to match the pattern of dies on a wafer is aligned and reflowed to a bumped wafer. The TI WLP process is completed by singulating the CSPs from the wafer using standard wafer saw equipment.Attachment of the interposer to the die as well as applying the die and board level solder bumps are carried out in wafer form using a new bumping technology called Tacky Dots™. Tacky Dots uses an array of sticky dots formed in a photosensitive coating laminated to a polyimide film for transferring and attaching solder spheres to semiconductor substrates. A populated film containing one solder sphere per Tacky Dot is positioned over the wafer or interposer and lowered until the spheres contact the pads. A reflow process transfers the spheres from the film to the wafer or interposer and the film is removed once the spheres have frozen.This paper illustrates the process steps and custom equipment developed for forming the TI CSP. The strategic use of finite element modeling for optimizing the design of the package is outlined. The paper concludes by summarizing the current package level reliability results.     

Ultra CSPTM-a wafer level package

There has been a significant amount of work over the past five years on chip scale packaging. The majority of this work has been an extension of conventional integrated circuit (IC) packaging technology utilizing either wire bonders or tape automated bonding (TAB)-type packaging technology. Handling discrete devices during the IC packaging for these type of chip scale packages (CSPs) has resulted in a relatively high cost for these packages. This paper reports a true wafer level packaging (WLP) technology called the Ultra CSP^TM. One advantage of this WLP concept is that it uses standard IC processing technology for the majority of the package manufacturing. This makes the Ultra CSP ideal for both insertion at the end of the wafer fab as well as the facilitation of wafer level test and burn-in options. This is especially true for dynamic random access memory (DRAM) wafers. Wafer level burn-in and wafer level processing can be used for DRAM and other devices as a way to both reduce cost and improve cycle time. Thermal cycling results for Ultra CSPs with a variety of package sizes and input/output (I/O) counts are presented. These test vehicles, assembled to FR-4 boards without underfill, cover a range of footprints typical of flash memory, DRAM and other devices. The electrical and thermal performance characteristics of the Ultra CSP package technology are discussed