环形压敏电阻器及其研发现状

介绍了环形压敏电阻器的形体结构,电极形状,导电模式及其消噪原理;分析了环形压敏电阻器的应用及研发现状;比较了各种环形压敏电阻器的优劣。正处于研究阶段的TiO2系环形压敏电阻器有望弥补SrTiO3系环形压敏电阻器和ZnO系压敏电阻器存在的不足之处。     

SrTiO_3环形压敏电阻器银电极焊接性能研究

银电极焊接是影响SrTiO3环形压敏电阻器性能的重要因素,不同的银电极浆料成分、烧结温度条件下,其性能差异很大。通过对比实验发现,影响焊接性能的主要原因是银电极与元件之间形成的非欧姆接触以及助焊剂渗入烧结电极时,电极表面产生的气孔。提出烧结电极时,采用掺杂锌粉的银浆可大幅度提高焊接性能;填充氧化锌粉末可有效阻止松香渗入及气孔产生;电极烧结温度在750℃左右焊接性能最佳,V1mA的变化率为8.822%。     

低压压敏电阻器的研究进展

综述了目前国内外研究最多的低压压敏电阻器(ZnO系)、电容–压敏双功能压敏电阻器(SrTiO3系、TiO2系)及新型压敏电阻器(WO3系)的基本组分、掺杂种类、制备工艺、性能及主要应用的研究进展。讨论了在低压压敏电阻器研究和生产方面存在的问题,并对其发展方向进行了展望。     

正温度系数SrTiO_3环形压敏电阻器研制成功

SrTiO3压敏电阻器是一种广泛用于微电机灭弧消噪的EMC对策元件,温度特性是SrTiO3压敏电阻器的重要性能指标,通常是用压敏电压随温度的变化系数来表示的,如下式所示: k = 2550100)()()(251025105010--EEE(%1) 式中:(E10)50和(E10)25分别表示50及25时的压敏电压值。k值越小越好,当k值为正值时,压敏电阻承受瞬态浪涌和静态功率的能力显著提高,元件的工作稳定性和可靠性进一步改善,因此温度系数最好为正值。 据报道,20世纪80年代日本SrTiO3压敏电阻的电压温度系数约为0.5%1,1990年日本太阳诱电和TDK的产品标准中规定为0.3%1,实际产…     

(Sr_(0.95)Ca_(0.05))TiO_3压敏电阻器的研究

分析了CaTiO3掺杂量对SrTiO3压敏电阻器显微结构与电性能的影响规律。结果表明,随着CaTiO3掺杂量的增加,V10mA逐渐变小,α先增大后变小,tanδ先减小后增大。当x(CaTiO3)为5%时,α最高。同时优化了受主掺杂剂Na2CO3、Li2CO3掺杂量和还原烧结温度及保温时间。在基料(Sr0.95Ca0.05)TiO3中掺入施主掺杂剂0.3%Nb2O5+0.2%La2O3和受主掺杂剂0.4%Na2CO3+0.2%Li2CO3(以上均为摩尔分数),在1400℃的还原温度下烧结并保温2h,可以获得V10mA≤6.5V,α≥4.6,C≥3.4×10–9F/cm2,tanδ≤22×10–2的压敏电阻器材料。     

SrTiO_3环形压敏电阻器

以ＳｒＴｉＯ_３为主晶相，以Ｌａ_２Ｏ_３为施主杂质，在还原气氛下烧结使其充分半导化；掺杂多种金属氧化物，通过高温氧化处理形成晶界层，研制出环形压敏电阻器。其性能优于原有的ＺｎＯ环形压敏电阻器，不仅压敏特性优良，且具有很高的电容量，是一种双功能元件。更重要的是解决了ＺｎＯ压敏电阻器固有的在焊接挂锡后电压降低严重的问题。该成果填补了国内空白，并于１９９２年通过机电部设计定型鉴定。     

Ca2+掺杂对SrTiO3压敏陶瓷介电损耗的影响

采用真空碳管炉烧结SrTiO3陶瓷的方法,研究以CaCO3作为改性添加剂对SrTiO3陶瓷介电损耗的影响,并对添加剂的作用机理进行了解释。实验结果表明加入适量CaCO3能降低样品介电损耗。在1300℃的烧结温度下,未掺杂有CaCO3的SrTiO3基电容?压敏陶瓷介电损耗tan δ最低为0.4,而掺杂有CaCO3的样品介电损耗有了显著变化,当CaCO3掺杂量2 mol%时,样品介电损耗tan δ为0.312。     

氧化热处理对SrTiO3基环形压敏电阻电性能的影响

研究了氧化热处理对SrTiO3基环形压敏电阻电性能的影响。实验结果表明,压敏电压(V1mA)、电压指数(a)和表观电阻率(r)随温度(600 ~ 1 100℃)、时间、氧压的增加而上升;电容量(C)、介质损耗(tgd)随之增加而减少;反之,则相反。由复阻抗测试和扩散机制分析认为:氧化热处理的扩散过程主要发生在晶界,电性能的变化决定于晶界扩散和晶界缺陷行为。     

烧银电极对SrTiO_3环形压敏电阻器性能的影响

研究了两种烧银电极对SrTiO3 环形压敏电阻器性能的影响 ,并与In Ga合金进行比较。发现两种电极与瓷体分别形成欧姆和非欧姆接触。其中非欧姆接触造成试样的压敏电压U10mA和非线性指数α增大、介电损耗tgδ下降。分析了试样的微观界面 ,认为烧银电极与瓷体之间 3 0 40 μm厚的强还原金属锌层是形成欧姆接触的关键。     

低温烧结非线性Zn-Bi/Sn系压敏瓷料的研究

为了在较低烧成温度条件下制备电性能优异的压敏电阻器,通过制备Bi2O3/SnO2合成粉的方法在870~950℃的温度范围内研制出压敏场强为210~260 V/mm,漏电流小于1 mA,非线性系数大于40的压敏电阻器。本文系统研究了Bi2O3/SnO2合成粉含量及不同烧结温度对ZnO压敏电阻材料结构和电性能的影响。用高分辨率扫描电镜对瓷体结构进行了分析;依据液相烧结理论和双肖特基模型对实验结果进行了讨论。     

CSBT-BNT-NT系高介瓷料α_ε系列化的研究

进行了具有高介电常数的 (Ca,Sr,Ba) Ti O3(CSBT) - Ba6 - 3x Nd8+ 2 x Ti1 8O5 4 (BNT) - Nd2 Ti2 O7(NT)系瓷料介电常数温度系数 (αε)系列化的研究 ,采用多相混合控制技术 ,按李赫涅德凯混合法则 ,调整该三元系瓷料αε系列。研制的瓷料介电性能 :εr=90～ 15 0 ;tgδ( 2 0℃ ,1 MHz) ≤ (0 .5～ 5 .0 )× 10 - 4 ;αc( - 2 5～ + 85℃ ) =((0～ - 75 0 )± 6 0 )× 10 - 6℃ - 1 ;ρv( 2 0℃ ,DC 1 0 0 V) ≥ 10 1 2 Ω· cm。     

n沟道4H-SiC MESFET研究

报告了4H-SiCMESFET的研制。通过对SiC关键工艺技术进行研究,设计出初步可行的工艺流程,并且制成单栅宽120μmn沟道4H-SiCMESFET,其主要直流特性为在Vds=30V时,最大漏电流密度Idss为56mA/mm,最大跨导Gm为15mS/mm;漏源击穿电压最高达150V;微波特性测试结果在fo=1GHz、Vds=32V时该器件最大输出功率7.05mW,在fo=1.8GHz、Vds=32V时最大输出功率3.1mW。     

炉内大容量合成高纯InP

介绍了在高压单晶炉内每次直接合成1000g InP的新工艺。对合成的InP进行测试表明,非掺杂InP的载流子浓度一般为3～6×10~(15)cm~(-3),迁移率4200cm~2/V.s以上,最高可达4700～4900cm~2/V.s,其纯度优于用水平法(HB)合成的InP。     

CMOS带隙电压基准的误差及其改进

分析了CMOS带隙基准电压值的误差,给出了定量的数学表达式和相应的改进方法。在此理论指导下,用0.25μmCMOS工艺设计了一个带隙基准源,并制出芯片。基准电压的设计值为1.2V,实测结果表明,在不使用修正技术的情况下,基准电压值的均方差达3mV,温度系数(从-40°C～100°C)为20ppm/°C,电源抑制比(从2～3.3V)80μV/V,验证了理论分析的正确性。     

Electrical Properties of Low-$V_{T}$ Metal-Gated n-MOSFETs Using $hbox{La}_{2}hbox{O}_{3}/hbox{SiO}_{x}$ as Interfacial Layer Between HfLaO High- $kappa$ Dielectrics and Si Channel

In this letter, we report that by employing the La₂O₃/SiO_x interfacial layer between HfLaO (La = 10%) high- and Si channel, the Ta₂C metal-gated n-MOSFETs V_T can be significantly reduced by ~350 mV to 0.2 V, satisfying the low-Vy device requirement. The resultant n-MOSFETs also exhibit an ultrathin equivalent oxide thickness (~1.18 nm) with a low gate leakage (J_G = 10 mA/cm² at 1.1 V), good drive performance (I_on = 900 muA/mum at I_soff = 70 nA/mum), and acceptable positive-bias-temperature-instability reliability.     

High-speed divide-by-4/5 counter for a dual-modulus prescaler

A new high-speed divide-by-4/5 counter is developed. Based on this divide-by-4/5 counter, a 3 V 2 M ~1.1 GHz dual-modulus divide-by-128/129 prescaler fabricated with 0.6 μm CMOS technology is presented. Its maximum operating frequency of 1.11 GHz with power consumption of 19.2 mW has been measured at a 3 V supply voltage. In addition, for a power supply of 1.5 V, the circuit consumed 2.67 mW at a maximum input frequency of 520 MHz     

Sr/Ti及TiO_2晶型对SrTiO_3陶瓷性能的影响

在一定范围内变动锶钛摩尔比r(Sr/Ti)仍然可以得到性能良好的SrTiO3晶界层电容器,但施主添加物Nb2O5、La2O3及烧结剂SiO2的加入量应作相应变动。当r(Sr/Ti)=1时,Nb2O5与La2O3以等摩尔比加入为佳;当TiO2过量时Nb2O5宜减少;而当SrO过量时则La2O3应减少,并适当增加SiO2。r(Sr/Ti)在0.994~0.998时粉料有比较合适的松装密度,烧成试样有较低的电阻率(0.2~0.3 Ω·cm),晶粒尺寸为40~50 mm且比较均匀,氧化处理后瓷片有较理想的综合介电性能:er = 55 000~68 000,tgd <1?02,r50v >5?010 ·cm,VB(DC)≈600 V/mm,|腃·C1| (25~+125℃)<10%。相对于金红石相(R),锐钛矿型(A)TiO2与SrCO3的反应活化能更低,可以不经过SrCO3分解过程而在较低温度下直接合成SrTiO3。固相反应机理的差别导致瓷体微观结构差异,在调整r(Sr/Ti)的同时调整TiO2原材料中的金红石相(R)与锐钛矿相(A)之比可得到更理想的晶界层电容器瓷体。     

S波段35W GaN功率MMIC

报道了一款采用两级拓扑结构的2～4 GHz宽带高功率单片微波功率放大器芯片.放大器采用了微带结构,并使用电抗匹配进行设计,重点在于宽带功率效率平坦化设计.经匹配优化后放大器在2～4 GHz整个频带内脉冲输出功率大于35 W,小信号增益达到22 dB,在2.4 GHz频点处峰值输出功率达到40 W,对应的功率附加效率为3...     

低成本多路输出CMOS带隙基准电压源设计

在传统Brokaw带隙基准源的基础上,提出一种采用自偏置结构和共源共栅电流镜的低成本多路基准电压输出的CMOS带隙基准源结构,省去了一个放大器,并减小了所需的电阻阻值,大大降低了成本,减小了功耗和噪声。该设计基于华虹1μm的CMOS工艺,进行了设计与仿真实现。Cadence仿真结果表明,在-40～140℃的温度范围内,温度系数为23.6ppm/℃,静态电流为24μA,并且能够产生精确的3V,2V,1V和0.15V基准电压,启动速度快,能够满足大多数开关电源的设计需求与应用。     

一种新型高精度CMOS带隙基准源的设计

提出一种标准CMOS工艺结构的低压、低功耗电压基准源,工作电压为5~10 V。利用饱和态MOS管的等效电阻特性,对PTAT基准电流进行动态电流反馈补偿,设计了一种输出电压为1.3 V的带隙基准电路。使输出基准电压温度系数在-25~＋120℃范围的温度系数为7.427 ppm/℃,在27℃时电源电压抑制比达82 dB。该基准源的芯片版图面积为0.022 mm2,适用于低压差线性稳压器等领域。