CCGA用焊柱发展现状及面临的挑战

CCGA是在CBGA基础上发展而来,利用细长的焊柱取代焊球,借助焊柱良好的耐蠕变能力,适应PCB板与陶瓷外壳/基板之间由于热膨胀系数不同所产生的热应力失配,使得CCGA能够进行高密度、高可靠、大尺寸封装及组装。该种封装形式被广泛应用于武器装备和航空航天等领域。对CCGA用焊柱的结构、节距及生产工艺等方面的发展现状进行总结,相对于其他封装类型,CCGA封装面临成本、机械可靠性和热管理等多方面的挑战。     

CBGA、CCGA器件植球／柱工艺板级可靠性研究

陶瓷球栅阵列（CBGA）和陶瓷柱栅阵列（CCGA）封装由于其高密度、高可靠性和优良的电热性能,被广泛应用于武器装备和航空航天等电子产品。而CBGA／CCGA焊点由于其材料和结构特性,在温度循环等可靠性试验中焊点容易发生开裂,导致器件失效。本文以CBGA256和CCGA256封装产品为例,通过陶瓷基板与PCB板的菊花链设计来验证CBGA／CCGA焊点的可靠性,并对焊点的失效行为进行分析。结果表明,CCGA焊点可靠性要高于CBGA焊点,焊点主要发生蠕变变形,边角处焊点在温度循环过程中应力最大,容易最先开裂。     

工业级FPGA空间应用器件封装可靠性分析

分析了工业级和宇航级FPGA(Field Programmable Gate Array)在封装结构上的差别。用Ansysworkbench有限元软件对热循环、随机振动和外力载荷下封装的变形和应力以及焊点的塑性应变进行了仿真。依据剪切塑性应变变化范围预测了焊点热疲劳寿命。结果表明,FCBGA(Flip-Chip Ball Grid Array)封装内部倒装芯片焊点可靠性低于CCGA(Ceramic Column Grid Array)封装,其外部焊点的热疲劳寿命、随机振动等效应力均优于CCGA封装;在外力载荷下,其热疲劳寿命下降速率也明显小于CCGA封装。     

QFN封装元件的板级组装和可靠性研究

近两年来，QFN封装(Quad flat No—lead方形扁平无引脚封装)由于其良好的电和热性能，得到了快速的推广和应用。采用微型引线框架的QFN封装称为MLF封装(Micro Lead Frame——微引线框架)。全球最大微电子制造商之一的Amkor公司，已经销售MLF封装的IC超过1亿只。因此人们迫切希望了解有关QFN的焊盘设计、装配工艺以及板级可靠性设计和工艺等方面的技术问题。由于QFN封装没有焊球，元件与PCB的电气连接是通过印刷焊膏到PCB上，然后贴片和进行回流焊完成的。为了形成可靠的焊点，需要特别注意焊盘的设计，同样．由于这种元件底部有大面积焊盘，其表面贴装工艺很复杂，要求进行合适的模板设计、焊膏印刷，以及回流焊曲线设置。本文对上述各方面要求和影响进行探讨，对PCB焊盘设计、表面组装工艺以及板级组装的可靠性作了详细地介绍。     

CCGA焊柱加固工艺技术研究

针对陶瓷柱栅阵列(CCGA)封装的焊接界面在热冲击试验中出现的断裂失效问题,探讨了如何通过加固CCGA焊接界面来提高器件可靠性的工艺技术.该工艺通过在焊接区域涂覆适量的环氧胶来对焊接界面进行加固保护,对于提高焊柱的抗热冲击能力具有明显的作用,并且能够有效地提高焊柱的可靠性.此外,为了进一步地提高CCGA器件的组装可靠性,对新型结构焊柱进行了相关的试验验证.     

超级CSP封装技术

超级CSP是利用晶圆级封装技术工艺在芯片上用高可靠密封剂安装插板装配的新密封工艺技术。它能够使封装结构成为真正的芯片尺寸型封装(KGED)。介绍了超级CSP具有良好的板级可靠性的原因:密封剂的C.T.E接近于母板的C.T.E、密封剂的高粘附强度、焊球和端子连接部分坚固的结构。     

温度试验条件下柱栅阵列仿真失效分析

陶瓷柱栅阵列(CCGA)封装是陶瓷球栅阵列(CBGA)封装的衍生技术,能有效缓解CBGA因热失配而引起的失效问题。对CCGA1140封装的材料和结构进行建模,针对焊接过程和热环境试验仿真条件下柱栅阵列焊点的应力应变分布情况和薄弱环节进行重点论述。仿真结果表明,在焊接和热环境中,CCGA封装最薄弱环节是柱栅阵列最外侧四角的焊点处。     

晶圆级芯片规模封装——微型表面贴装元器件

概述了美国国家半导体的晶圆级芯片规模封装技术——也就是微型表面贴装元器件(Mi-croSMD)。采用8I/O数、凸点节距为0.5mm封装论证此新型封装技术,该技术满足于低管脚数模拟和无线元器件。较高管脚数(多达48)产品扩展在各种范围的限定条件之内。论述了封装结构、工艺流程及封装可靠性,并阐述了板级组装工艺过程和互连可靠性。     

再布线圆片级封装板级跌落可靠性研究

再布线圆片级封装通过对芯片焊区的重新构造以及无源元件的集成可以进一步提升封装密度、降低封装成本。再布线圆片级封装器件广泛应用于便携式设备中,在实际的装载、运输和使用过程中抗冲击可靠性受到高度重视。按照JEDEC标准对再布线圆片级封装样品进行了板级跌落试验,首先分析了器件在基板上不同组装点位的可靠性差异;然后依次探讨了不同节距和焊球尺寸、再布线结构对器件可靠性的影响;最后,对失效样品进行剖面制样,采用数字光学显微进行形貌表征。在此基础上,结合有限元分析对再布线结构和铜凸块结构的圆片级封装的可靠性和失效机理进行深入地阐释。     

HITCE陶瓷阵列封装板级互联可靠性研究

氧化铝HTCC陶瓷与有机印制电路板间热膨胀系数的差异较大,板级互连可靠性成为大尺寸陶瓷阵列封装面临的主要问题之一。介绍了常见陶瓷阵列封装结构及其互联可靠性问题。高热膨胀系数(HITCE)陶瓷材料具有独特的特性,在封装中的应用可以提高其板级互联可靠性。采用有限元仿真分析方法,对比分析了HITCE陶瓷封装和HTCC陶瓷封装温循条件下的板级互连可靠性。     

有限元数值模拟在BGA/QFP/CCGA器件焊点可靠性研究中的应用

有限元数值模拟方法因其可以有效研究IC封装中无铅焊点的可靠性,被国内外专家学者所青睐,使得无铅焊点可靠性数值模拟成为IC封装领域的重要研究课题。综述了有限元法在球珊阵列封装(BGA)、方型扁平式封装(QFP)、陶瓷柱栅阵列封装(CCGA)3种电子器件无铅焊点可靠性方面的研究成果。浅析该领域国内外的研究现状,探究有限元方法在无铅焊点可靠性研究方面的不足及解决办法,展望无铅焊点可靠性有限元模拟的未来发展趋势,为IC封装领域无铅焊点可靠性的研究提供理论支撑。     

塑封互联MIS高可靠性封装及板级封装新技术

塑封互联MIS技术是一种高性能、高可靠性封装基板及板级嵌入式封装技术,其灵活的布线及特有的材料结构及工艺特点,结合MIS基板中铜布线超粗化等表面处理工艺,在电、热性能及可靠性方面相比现有BGA、QFN等封装凸显出显著的优势。基于MIS工艺的灵活性,目前在封装领域尤其在嵌入式封装、系统级封装等方面表现优异,已广泛应用于手机、工业控制、IOT等电子产品的射频类、电源管理类器件的封装中。文章对MIS技术主要工艺流程、技术特点、在各类封装中的应用、电热性能等进行了阐述。     

一种高密度系统封装的设计与制作

介绍了硅基内埋置有源芯片多层布线工艺、低温共烧陶瓷(LTCC)基板工艺、芯片叠层装配等高密度系统级封装技术,重点介绍了系统级封装技术的总体结构设计、主要工艺流程、三维层叠互连的关键工艺技术,以及系统测试和检测评价等技术.     

基于MCM-D工艺的3D-MCM工艺技术研究

基于MCM-D薄膜工艺,开展了3D-MCM相关的无源元件内埋置、芯片减薄、芯片叠层组装、低弧度金丝键合、芯片凸点,以及板级叠层互连装配等工艺技术研究。通过埋置型基板、叠层芯片组装、板级叠层互连,实现了3D-MCM结构,制作出薄膜3D-MCM样品;探索出主要的工艺流程及关键工序控制方法,实现了薄膜3D-MCM封装。     

陶瓷阵列封装的两种形式及其接头可靠性

介绍了CBGA及CCGA的基本结构,对它们的优缺点进行了对比,分析了在热循环过程中,CBGA、CCGA封装结构产生的热应变及接头的热疲劳寿命,对目前接头热疲劳失效机理的分析进行了对比,总结了影响接头热疲劳寿命的几种因素。     

圆片级芯片尺寸封装技术及其应用综述

综述了圆片级芯片尺寸封装(WL—CSP)的新技术及其应用概要,包括WL-CSP的关键工艺技术、封装与测试描述、观测方法和WL—CSP技术的可靠性及其相关分析等。并对比研究了几种圆片级再分布芯片尺寸封装方式的工艺特征和技术要点,从而说明了WL-CSP的技术优势及其应用前景。     

电子元器件封装技术发展趋势

晶圆级封装、多芯片封装、系统封装和三维叠层封装是近几年来迅速发展的新型封装方式,在推动更高性能、更低功耗、更低成本和更小形状因子的产品上,先进封装技术发挥着至关重要的作用。晶圆级芯片尺寸封装(WCSP)应用范围在不断扩展,无源器件、分立器件、RF和存储器的比例不断提高。随着芯片尺寸和引脚数目的增加,板级可靠性成为一大挑战。系统封装(SIP)已经开始集成MEMS器件、逻辑电路和特定应用电路。使用TSV的三维封装技术可以为MEMS器件与其他芯片的叠层提供解决方案。     

无铅CGA的组装与返修

IBM引入了CuCGA(Copper Column Grid Array)来代替传统铅锡焊柱的CCGA(Cerami CColumn Grid Array)以实现无铅化，如图1所示。CCGA、CuCGA提供一个高可靠性封装方案，使具有优良的电性能和热性能的陶瓷芯片的使用成为可能。微电子封装中无铅化趋势增加了大尺寸，多I／O封装元件加工制造的复杂程度。芯片组装和返修的可制造性工艺发展也与新型封装互连结构的发展紧密相关。CuCGA目前已经符合可制造性，可靠性和电气性能的需求。可制造性的结构优化主要集中在制造过程中连CuCGA目前已经符合可制造性，可靠性和电气性能的需求。可制造性的结构优化主要集中在制造过程中连接焊柱的强度和芯片组装过程的简化。芯片一侧的焊接点是互连可靠性的关键因素。焊点的几何结构同样会影响到电气性能。这些因素的评估决定了最后的焊柱设计。本文讨论的重点在于CuCGA芯片组装和返修工艺的研究及可靠性评估。目的是在已经发展成熟的CCGA组装工艺基础上，发展出适应新的无铅工艺标准的组装工艺。成功地将CuCGA组装工艺同发展中的锡-银-铜(SnAgCu，或SAC)芯片组装工艺结合起来，对贴片，回流焊接和返修领域提出挑战。下面将讨论工艺优化以及通过可靠性评估来论证这个工艺。     

柱栅阵列的无铅卡组装和返修

IBM已将铜柱栅阵列(CuCGA)互连用作为陶瓷柱栅阵列(CCGA)上锡铅焊料柱的无铅替代品(见图1)。像CCGA一样，CuCGA提供一种高可靠性封装解决方案，可以使用具有优良的电性能和热性能的陶瓷芯片载体。取消铅在微电子封装中的应用的行动增加了大尺寸、高I／O封装的制造复杂性。与新型封装互连结构的开发一致的可制造卡组装和返工工艺的开发对于技术的可接收性是至关重要的。设计的铜柱栅阵列(CuCGA)互连可满足可制造性、可靠性和电性能等多方面的要求。可制造性的结构优化重点是在制造处理过程中保证柱的牢固性和具有便捷的卡组装工艺。最终卡上的焊点对于互连的可靠性是至关重要的。互连的几何形状还影响到电性能【1】。评估这些有竞争性因素决定着最后的柱设计【2】。本文重点讨论了CuCGA卡组装和返工工艺的开发和可靠性评估。工艺开发的目的是将成功的SMT组装工艺用于CCGA，以便开发出标准的无铅SMT工艺。将CuCGA组装工艺成功地集成于锡银一铜(SnAgCu，或者SAC)卡组装工艺的开发中，这对于贴装、再流和返修领域都将是一个挑战。本文将讨论通过可靠性评估说明这些工艺的优化和成功结果的实例。     

晶圆级多层堆叠技术

随着5G和人工智能等新型基础设施建设的不断推进,单纯通过缩小工艺尺寸、增加单芯片面积等方式带来的系统功能和性能提升已难以适应未来发展的需求。晶圆级多层堆叠技术作为能够突破单层芯片限制的先进集成技术成为实现系统性能、带宽和功耗等方面指标提升的重要备选方案之一。对目前已有的晶圆级多层堆叠技术及其封装过程进行了详细介绍;并对封装过程中的两项关键工艺,硅通孔工艺和晶圆键合与解键合工艺进行了分析;结合实际封装工艺对晶圆级多层堆叠过程中的可靠性管理进行了论述。在集成电路由二维展开至三维的发展过程中,晶圆级多层堆叠技术将起到至关重要的作用。