高速乘法器的􀀂 性能比较

对基于阵列乘法器、修正布斯算法（MBA）乘法器、华莱士（WT）乘法器和MBA－WT混合乘法器的四种架构的32位乘法器性能进行了比较，在选择乘法器时，应根据实际应用，从面积、速度、功耗等角度权衡考虑。     

基于脉动阵列结构的多项式基乘法器的设计

提出了一类基于脉动阵列结构的字串行有限域乘法器架构。架构基于多项式基,支持m相似文献   

基于忆阻器的乘法器电路设计

忆阻器作为一种非易失性的新型电路元件,在数字逻辑电路中具有良好的应用前景。目前,基于忆阻器的逻辑电路主要涉及全加器、乘法器以及异或(XOR)和同或(XNOR)门等研究,其中对于忆阻乘法器的研究仍比较少。该文采用两种不同方式来设计基于忆阻器的2位二进制乘法器电路。一种是利用改进的“异或”及“与”多功能逻辑模块,设计了一个2位二进制乘法器电路,另一种是结合新型的比例逻辑,即由一个忆阻器和一个NMOS管构成的单元门电路设计了一个2位二进制乘法器。对于所设计的两种乘法器进行了比较,并通过LTSPICS仿真进行验证。该文所设计的乘法器仅使用了2个N型金属-氧化物-半导体(NMOS)以及18个忆阻器(另一种为6个NMOS和28个忆阻器),相比于过去的忆阻乘法器,减少了大量晶体管的使用。     

基于FPGA乘法器架构的RNS与有符号二进制量转换

RNS(余数数制系统)是一种整数运算系统,在粒度精确性,能源损耗和响应速度上有很大的优势.从RNS到二进制数的输入输出转换是基于余数算法的专用架构实现的关键.本文提出了一个基于N类模的RNS与有符号二进制量的通用转换算法在FPGAs的乘法器上的实现过程.该算法能更有效地进行有符号数与RNS的转换.基于该算法类型乘法器在同类型乘法器中显示出了速度优势.文章中该架构被映射到Altera的10K系列的FPGA上.     

并行行旁路乘法器的设计与实现

为了进一步降低乘法器运算过程中的延迟,减少功耗,在行旁路乘法器的基础上进一步优化,提出一种并行行旁路(PRB)乘法器,并用有限状态机进行了实现.在行旁路的基础上,通过对乘数进行重新编码并行输出部分积,使乘法运算中产生的部分积数量减少,提高运算速度;利用有限状态机实现PRB乘法器,有效减少了电路中逻辑元件的数量,降低了功耗.在Quartus平台上进行的仿真表明PRB乘法器在整体性能上有较大的改善.     

高速浮点乘法器设计

设计了一种符合IEEE-754标准的32bits高速CMOS浮点乘法器.该乘法器采用MBA算法和基于4:2 compressor的树型结构完成Carry Save形式的部分积压缩,再由高速Carry Select加法器求得乘积.电路设计采用了新型的高速加法运算单元.乘法器采用0.35(m制程,内含19,197个晶体管.3.3V工作电压下(室温),乘法器延迟时间为3.807ns,功耗为107mW@100MHz.     

模拟乘法器的宏模器

本文提出了一个由构造法建立的模拟乘法器的宏模型，该模型可以模拟乘法器的动态特性、静态特性与非线性特性的十几种特性参数，并且电路简单，是一个比较全面而实用的模型。     

基于三种方法比较串行与流水线乘法器的功耗

乘法器是科学计算的重要硬件内核。为验证两种结构乘法器(串行、流水线)的功耗差异,分别采用三种功耗分析技术,包括QuartusⅡ自带功耗分析工具PowerPlay Power Analyzer Tool、Altera提供的FPGA估算实际功耗的经验公式,以及Synopsys的综合工具DC,结果表明,在可比较即计算位宽相同、所加工作频率相等的前提下,流水线乘法器的时延仅为串行乘法器的38.5%(因为前者强调了并行),消耗的硬件资源为后者的2.76倍。利用QuartusⅡ自带功耗分析功能得到的结果不明显,而经验公式估算法和DC工具法都得出串行与流水线乘法器功耗之比为0.36。     

可配置GF(2m)域Digit-Serial乘法器

本文针对椭圆加密算法的应用，基于已有的GF(2^m)域Digit—Serial不可配置乘法器，通过控制输入数据格式、内镶GF（2^m）域Digit—Serial不可配置乘法器，得到了一个在硬件上可配置的快速乘法器。运用本文的思想实现了可计算域值为150～256的GF(2^m)域Digit-Serial的乘法器，用此乘法器计算域值为163的乘法，仿真结果同域值为163的不可配置并行乘法器的一致。本文最后还给出了几种可配置乘法器结构的性能比较，结果表明在硬件上可配置的GF（2^m）域乘法器解决方案中，本文提出的结构克服了并行可配置乘法器在大域值应用中关键路径延迟太长、硬件开销太大，串行可配置乘法器实现速度太慢的弊病。需要说明的是，本文的实现方法可以内镶各种不同的GF（2^m）域Digit-Serial不可配置乘法器以满足实际应用的需要。     

二维DCT算法及其精简的VLSI设计

采用了快速算法,并通过矩阵的变化,得到了一维离散余弦变换(Discrete Cosine Transform,DCT)的一种快速实现,并由此提出一种精简的超大规模集成电路(Very-large-scale integration,VLSI)设计架构.使用了一维DCT的复用技术,带符号数的乘法器设计等技术,实现了二维DCT算法的精简的VLSI设计.实验结果表明,所设计的二维DCT设计有效,并能够获得非常精简的电路设计.