基于施密特触发的高鲁棒性亚阈值标准单元

亚阈值电路是低功耗重要发展方向之一.随着电源电压降低,晶圆代工厂提供的标准单元电路性能容易受噪声和工艺偏差的影响,已经成为制约亚阈值芯片的瓶颈.该文提出一种基于施密特触发(ST)与反向窄宽度效应(INWE)的亚阈值标准单元设计方案.该方案首先利用ST的迟滞效应与反馈机制,在电路堆叠结点处添加施密特反馈管以优化逻辑门、减少漏电流、增强鲁棒性;然后,采用INWE最小宽度尺寸与分指版图设计方法,提高电路的开关阈值与MOS管的驱动电流;最后,在TSMC?65?nm工艺下构建标准单元的物理库、逻辑库和时序库,完成测试验证.实验结果表明,所设计的亚阈值标准单元与文献相比,功耗降低7.2％～15.6％,噪声容限提升11.5％～15.3％,ISCAS测试电路的平均功耗降低15.8％.     

基于施密特触发的高鲁棒性亚阈值标准单元

亚阈值电路是低功耗重要发展方向之一。随着电源电压降低,晶圆代工厂提供的标准单元电路性能容易受噪声和工艺偏差的影响,已经成为制约亚阈值芯片的瓶颈。该文提出一种基于施密特触发(ST)与反向窄宽度效应(INWE)的亚阈值标准单元设计方案。该方案首先利用ST的迟滞效应与反馈机制,在电路堆叠结点处添加施密特反馈管以优化逻辑门、减少漏电流、增强鲁棒性;然后,采用INWE最小宽度尺寸与分指版图设计方法,提高电路的开关阈值与MOS管的驱动电流;最后,在TSMC 65 nm工艺下构建标准单元的物理库、逻辑库和时序库,完成测试验证。实验结果表明,所设计的亚阈值标准单元与文献相比,功耗降低7.2%～15.6%,噪声容限提升11.5%～15.3%,ISCAS测试电路的平均功耗降低15.8%。     

标准单元电路-版图设计自动优化技术

提出了一种标准单元的电路-版图设计自动优化技术.根据目标电学性能等确定电路中器件的参数值,然后根据参数变化微调现有的标准单元版图,快速自动生成符合设计规则的新版图.该技术可从新版图中获取电路寄生参数,对电路的电学性能进行评估,进一步提高电路-版图设计自动优化速度.测试表明,该技术既可以用于加速标准单元建库和设计移植,也可以支持对更高层的SOC设计进行延时和功耗的在位优化,加速设计收敛,可缩短开发周期.     

0.13μm抗辐射SOI CMOS标准单元库建库流程研究与实现

基于0.13μm部分耗尽绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)工艺线,开发了全套0.13μm抗辐射SOI CMOS工艺的标准单元库。针对深亚微米SOI器件的辐射效应,在电路设计和版图设计上进行了加固,达到了比较好的抗辐射效果。对SOI标准单元库的建库流程的各方面做了比较深入的介绍,通过Hspice仿真验证单元库中加固D触发器(DFF)抗单粒子效应的能力并对不同加固方式的性能开销进行了对比。利用已建立的0.13μm抗辐射SOI CMOS标准单元库设计了测试芯片以验证库的可靠性。     

双界面智能卡芯片模拟前端ESD设计

双界面智能卡芯片静电放电(ESD)可靠性的关键是模拟前端(AFE)模块的ESD可靠性设计,如果按照代工厂发布的ESD设计规则设计,AFE模块的版图面积将非常大.针对双界面智能卡芯片AFE电路结构特点和失效机理,设计了一系列ESD测试结构.通过对这些结构的流片和测试分析,研究了器件设计参数和电路设计结构对双界面智能卡芯片ESD性能的影响.定制了适用于双界面智能卡芯片AFE模块设计的ESD设计规则,实现对ESD器件和AFE内核电路敏感结构的面积优化,最终成功缩小了AFE版图面积,降低了芯片加工成本,并且芯片通过了8 000 V人体模型(HBM) ESD测试.     

40nm工艺下反向窄沟道效应对VLSI电路设计的影响

反向窄沟道效应(INWE)是纳米级工艺下较为明显的版图效应,它使MOS管阈值电压Vth随着OD(扩散区)宽度的下降而下降,由此使得饱和电流Idsat提高并最终影响器件的速度.重点阐述了产生INWE的原因,同时将INWE考虑在标准单元库的设计当中.以TSMC N40LP 12T标准单元库为基础,根据INWE现象重新对电路结构(Circuit Structure)和版图(Layout)进行设计,最终能够在原有版图面积下整体性能提升5%以上,整体功耗升高控制在2%以内,从而得到有着更好PPA(Power Performance Area)指标的标准单元库器件.     

可放置于晶圆划片槽的STI应力波动检测电路

提出了一个简易的浅沟道隔离(STI)应力波动检测电路。该电路可以放入晶圆片狭长的划片槽中,有利于减小芯片测试成本。采用了双开关管以确保测量精度,并实现了对256个器件参数的同时测量,以得到器件的随机波动特性。设置了一系列具有最小沟道长度、相同器件尺寸、不同STI宽度的共9种NMOS阵列。测量了这些阵列的饱和电流Idsat,以分析STI应力对器件性能的影响。此外,还测量了这些阵列的线性区阈值电压Vtlin波动作为对比。测试芯片在28 nm工艺中进行了流片和验证。每种测试电路所占版图面积为415μm×50μm。测试结果表明STI应力对器件性能有明显的影响,而且随着STI宽度的减小,Idsat波动增大,而Vtlin波动减小。     

保护环版图结构对ESD防护器件耐压能力的影响

基于华润上华0.5 μm双极-CMOS-DMOS (BCD)工艺设计制备了不同保护环分布情况下的叉指型内嵌可控硅整流器的横向扩散金属氧化物半导体(LDMOS-SCR)结构器件,并利用传输线脉冲(TLP)测试比较静电放电(ESD)防护器件的耐压能力.以LDMOS-SCR结构为基础,按照16指、8指、4指和2指设置保护环,形成4种不同类型的版图结构.通过器件的直流仿真分析多指器件的开启情况,利用传输线脉冲测试对比不同保护环版图结构的耐压能力.仿真和测试结果表明,改进后的3类版图结构相对于普遍通用的第一类版图结构,二次击穿电流都有所提升,其中每8指设置一个保护环的版图结构二次击穿电流提升了76.36％,其单位面积的鲁棒性能也最好,为相应工艺设计最高耐压值的ESD防护器件提供了参考结构和方法.     

CMOS图像传感器中时间延迟积分的实现与优化

提出了一种在标准CMOS工艺下实现时间延迟积分(TDI)功能的电路结构,电路采用一面阵CMOS像素阵列,通过像素列曝光累积实现了TDI功能.详细分析了器件噪声和积分器噪声对电路的影响,提出了器件级噪声优化公式.电路采用SMIC 0.35 μm CMOS工艺实现.仿真结果表明,该电路能够实现TDI功能,运算放大器的等效输入噪声为36.1 μV,具有低噪声特性.     

亚微米PD CMOS/SOI工艺及H栅单边体引出研究

研究开发了0.4 μm PD CMOS/SOI工艺,试制出采用H栅双边体引出的专用电路.对应用中如何克服PD SOI MOSFET器件的浮体效应进行了研究;探讨在抑制浮体效应的同时减少对芯片面积影响的途径,对H栅双边体引出改为单边体引出进行了实验研究.对沟道长度为0.4 μm、0.5 μm、0.6 μm、0.8 μm的H栅PD SOI MOSFET单边体引出器件进行工艺加工及测试,总结出在现有工艺下适合单边体引出方式的MOSFET器件尺寸,并对引起短沟道PMOSFET漏电的因素进行了分析,提出了改善方法;对提高PD CMOS/SOI集成电路的设计密度和改进制造工艺具有一定的指导意义.     

馈线自动调压器设计方法研究

针对10 kV农村电网电压质量问题,提出了一种新型的有载调压器--10 kV馈线自动调压器的设计方法,即详细说明了该调压器档位动作电压的整定原理及档位控制器的设计。该装置具有良好的控制和保护功能,并且可以通过无线通信实现外部控制。     

适用于48 V供电系统的VRM拓扑分析

介绍了适用于48V供电系统的电压调整模块(VRM)的6种拓扑，分析了这些拓扑的优缺点。     

The novel SCR-based ESD protection with low triggering and high holding voltages

This paper introduces a novel silicon controlled rectifier (SCR)-based circuit. The proposed device using 70 nm DRAM process obtained the high holding and low triggering voltages by using variable IR drop. These characteristics enable to discharge electrostatic discharge (ESD) current and ensure latch-up immunity for normal operations. Also, the proposed scheme is easily implemented through the modification of the metal connection compare to the conventional SCR-based device. We investigated electrical characteristics by both measurements and TCAD simulations. Measurement results showed the proposed SCR had triggering voltage of 6.2 V, holding voltage of 3.3 V, and the second breakdown current of 58 mA/μm.     

SoC低功耗多电压设计方法的研究进展

综述了片上系统(SoC)低功耗多电压设计方法的研究进展.介绍了低功耗多电压设计方法的研究背景和国内外的研究现状.重点探讨了低电压、多电源电压、电源门控、动态电压频率缩减(DVFS)和自适应电压缩减(AVS)等多电压低功耗设计方法.最后,对低功耗多电压设计方法未来的发展趋势进行了预测和分析,认为DVFS和AVS等新颖的低功耗设计方法将成为未来学术界和工业界研究的热点.     

人体行走电压的时域波形研究

基于测试得到的人体行走电压时域波形,提出了仿真人体行走电压的等效电路模型构建方法,分析了模型参数对人体行走电压时域波形的影响.按照IEC 61340-4-5中规定的人体行走电压的测试方法,测试了不同温湿度、不同鞋、不同地板条件下,人体行走电压的时域波形.通过对大量实测人体行走电压时域波形的分析,提出了人体行走电压的等效RC电路模型,得到人体的带电量满足指数形式的充放电关系,其时间常数τ由等效电路模型的电阻R、电容C参数决定.人体行走中,人的动作引起人体电容的周期性变化,进而导致人体电压呈现周期性变化趋势.通过对比实测数据,模型与实验结果符合较好,人体动作引起的电压周期性变化一致性较好,实验具有很好的可重复性.     

工艺参数对低压TVS器件耐压的影响

目前低压瞬间电压抑制(TVS)二极管工艺参数的研究还不够深入.从深p型(DP)基区杂质浓度、杂质注入能量及基区尺寸控制三个方面探究了工艺条件对低击穿电压的影响.当DP注入剂量小于6.0×1014cm-2时,pn结以雪崩击穿为主,耐压大于6V.DP注入能量在50 keY以下与高浓度n+区复合形成的pn结雪崩击穿耐压大于6V;当控制基区尺寸使n+集电区与DP基区的间距大于1.2 μm时击穿电压保持为7V,但是随着n+与DP基区的间距增加,电流导通路径受到挤压变窄,在相同的反向测试电流下,器件耐压略有提升.通过对单向TVS工艺仿真优化,选择了关键工艺参数,并进行了工程实验,制备了兼具低电容和高抗ESD能力的TVS器件,保证了对主器件实施可靠的保护.     

一种基于UV-ESA自校准和高精度的PM电学测量方法

电光相位调制器（Phase Modulator,PM）因无需偏置,线性调制和插损小等优点,被广泛应用于相干光通信、微波信号产生、处理和测量等领域.调制指数和半波电压是评估PM性能的关键参数.传统基于（Optical Spectrum Analyzer,OSA）的方法面临测量分辨率低和存在测量盲区问题.为此,本文提出了一种基于电谱分析（Unequal Voltage based on Electrical Spectrum Analyzer,UV-ESA）的自校准、高精度的PM特性参数测量方法.该方法利用同频、不同驱动电压比的情况下,通过分析失谐光学载波和调制边带分别与载波拍音电谱,实现PM调制指数和半波电压的高频特性参数测量.该方法不需改变测量链路结构,无需辅助宽带微波源或电光调制器,验证了所提方法的有效性,并对比OSA方法对结果的准确性进行了验证.     

-48V直流电源系统中的电压设置方案

介绍了-48V直流电源系统中是电压设置的基本原则，详细论述了三类通讯局（站）的电池放电终止电压的设置方法，以及高压告警点和低压告警点的设置方法。     

家用电器的抗浪涌干扰抑制

频谱分析表明,标准测试浪涌波的能量主要分布在低频部分,但其高频部分的能量也是不容忽视的。为了进行可靠的浪涌保护以及满足电磁兼容的要求,压敏电阻与瞬态二极管进行浪涌抑制是十分必要的。     

Estimation of power density in IMPATT using different materials

ABSTRACT

The RF output power dissipated per unit area is calculated using Runge-Kutta method for the high-moderate-moderate-high (n⁺-n-p-p⁺) doping profile of double drift region (DDR)-based impact avalanche transit time (IMPATT) diode by taking different substrate at Ka band. Those substrates are silicon, gallium arsenide, germanium, wurtzite gallium nitride, indium phosphide and 4H-silicon carbide. A comparative study regarding power dissipation ability by the IMPATT using different material is being presented thereby modelling the DDR IMPATT diode in a one-dimensional structure. The IMPATT based on 4H-SiC element has highest power density in the order of 10¹⁰ Wm^?2 and the Si-based counterpart has lowest power density of order 10⁶ Wm^?2 throughout the Ka band. So, 4H-SiC-based IMPATT should be preferable over others for the power density preference based application. This result will be helpful to estimate the power density of the IMPATT for any doping profile and to select the proper element for the optimum design of the IMPATT as far as power density is concerned in the Ka band. Also, we have focused on variation of power density with different junction temperatures and modelled the heat sink with analysis of thermal resistances.