SiO_2掺杂SnO_2-ZnO-Nb_2O_5压敏陶瓷的电学特性

研究了 Si O2 掺杂对 Sn O2 - Zn O- Nb2 O5 压敏陶瓷的影响。实验结果表明 ,Si O2 可以十分显著地影响Sn O2 - Zn O- Nb2 O5 压敏陶瓷的物理和电子性质。掺杂范围为 0 .0 5 %～ 0 .40 % (摩尔分数 )时 ,材料密度在 6.2 1～ 6.5 6g/ cm3之间变动 ,非线性系数在 7.42～ 12 .80之间。烧失率、势垒电压和非线性系数的测量均表明 :掺有x (Si O2 ) =0 .2 %的 Sn O2 - Zn O- Nb2 O5 压敏陶瓷的非线性最好 ,其势垒电压为 0 .67e V,非线性系数达 12 .80     

SnO2压敏材料势垒电压的测量

依照缺陷势垒模型,将压敏电阻器视为双向导通的二极管,应用半导体理论对低电压情况下的电流－电压关系数据进行了处理,得到了ＳｎＯ２－ＺｎＯ－Ｎｂ２Ｏ５压敏材料的势垒电压。选取的４个测量温度得到的结果是相同的,保证了实验结果的正确性。     

稀土Ce对SnO2·Co2O3·Nb2O5压敏性能的影响

研究了掺Ce对SnO2·Co2O3·Nb2O5压敏电阻器性能的影响。研究发现Ce4+对Sn4+的取代能明显提高陶瓷的致密度,掺入x(CeO2)为0.05的陶瓷样品具有最高的密度(ρ=6.71g/cm3),最高的视在势垒电场(EB=413.6V/mm),最高的非线性系数(α=13.8),最高的势垒电压和最窄的势垒厚度。为了解释样品电学非线性性质的起源,该文提出了SnO2·Co2O3·Nb2O5·CeO2晶界缺陷势垒模型。同时,对该压敏电阻器进行了等效电路分析。试验测量与等效电路分析结果相符。     

钨掺杂对二氧化钛压敏电阻瓷电性能的影响

通过对样品的伏案性质、介电常数以及晶界势垒的测量和分析,研究了WO3对TiO2压敏电阻瓷电性能的影响。研究发现掺入x(WO3)为0.25%的样品表现出最好的压敏性质,其压敏电压为42.5V/mm,非线性系数α达到9.6,以及较高的相对介电常数(εr=7.41×104),是一种具有较好潜力的电容-压敏电阻器。通过不同烧结温度的实验,发现1 350℃是最佳烧结温度。类比ZnO压敏材料的晶界势垒模型,提出了适合TiO2压敏材料的肖特基势垒模型。     

CeO_2掺杂引起SnO_2压敏电阻的晶粒尺寸效应

研究了掺CeO2对SnO2Co2O3Ta2O5压敏电阻器性能的影响。研究发现:随着x(CeO2)从0增加到1%,压敏电压从190 V/mm增加到205 V/mm,相对介电常数从3 317减小到2 243,晶粒平均尺寸从12.16 mm减小到6.23 mm,在晶界上的Ce4+阻碍了SnO2晶粒的生长。为了解释样品电学非线性性质的起源,笔者提出了SnO2Co2O3Ta2O5CeO2晶界缺陷势垒模型。同时,对该压敏电阻器进行了等效电路分析,试验测量与等效电路分析结果相符。     

纳米粉体对TiO2压敏陶瓷晶界势垒结构的影响

采用实验方法研究了纳米粉体对TiO2压敏陶瓷晶界势垒结构的影响.采用扫描电镜测试了样品的显微结构.基于热电子发射理论和样品的电学性能计算了TiO2压敏陶瓷的势垒结构.在室温至320 ℃范围内,测试TiO2压敏陶瓷样品的电阻率ρ.通过样品的lnσ-1/T曲线计算了TiO2压敏陶瓷材料的晶界势垒结构.讨论了显微结构和势垒结构对TiO2压敏陶瓷电学性能的影响.结果表明,合适的纳米TiO2加入量为x=5 mol%.     

(Ba,Co,Nb)掺杂SnO2压敏材料电学非线性的研究

通过对样品的伏安特性，晶界势垒的测量和分析，研究了BaCO3对新型(Co，Nb)掺杂SnO2压敏材料微观结构和电学性质的影响。晶界势垒高度测量表明，SnO2晶粒尺寸的迅速减小是压敏电压急剧增高的原因。对Ba含量增加引起SnO2晶粒减小的根源进行了解释。掺杂x(BaCO3)=0．4％的SnO2压敏电阻击穿电压为最小(140V／mm)；掺杂x(BaCO3)-0．8％的SnO2压敏电阻具有最高非线性系数(α=19．6)，最高的势垒电压(ψB=1．28eV)。     

烧结温度对TiO2压敏陶瓷结构和性能的影响

研究了烧结温度对TiO2压敏陶瓷显微结构、晶界势垒结构和电学性能的影响。采用扫描电镜(SEM)测试了不同烧结温度对TiO2陶瓷的显微结构;根据热电子发射理论,采用电学性能数据计算了不同烧结温度的晶界势垒结构;讨论了显微结构和势垒结构对TiO2压敏陶瓷电学性能的影响。实验结果表明:烧结温度必须高于致密化的初始温度,但烧结温度过高会形成大量氧空位而在晶粒中形成气孔,影响显微结构的均匀性和致密性,较适合的烧结温度为1 350℃。随烧结温度的增加,TiO2压敏陶瓷的晶粒尺寸长大,Nb5 的固溶度增加,势垒高度与势垒宽度增加,压敏电压降低,而非线性系数和介电常数增加。     

(Cu,Mg,Nb)掺杂的SnO2压敏材料的性质

研究了 Cu O对 Sn O2 · Mg O· Nb2 O5压敏材料的密度、非线性特性、介电常数的影响。实验发现 ,适当掺杂 Cu O不仅能增大 Sn O2 · Mg O· Nb2 O5材料的致密度 ,而且能提高非线性系数 ,减小漏电流。掺 2 % Cu O(摩尔比 )时 ,Sn O2 · Mg O· Nb2 O5材料的致密度达到理论值的 93% ,非线性系数 α高达 9.5 ,压敏电压 V1 m A高于4 2 3V/ mm。在 2 0～ 2 0 0°C温度范围和 0 .1～ 10 0 0 k Hz频率范围 ,Sn O2 · Cu O· Mg O· Nb2 O5的介电常数变化很小 ,应用晶界缺陷势垒模型 ,对 Sn O2 · Cu O· Mg O· Nb2 O5材料压敏特性进行了解释。     

(Cd,Co,Nb)掺杂的SnO2压敏材料的电学性质

研究了Cd对(Co，Nb)掺杂SnO2压敏材料电学性质的影响。组分为97．65％SnO2 O．75％Co2O3 0．10％Nb2O5 1．50％CdO的压敏电阻具有最大非线性系数(a=22．2)和最高的势垒(ψB=0．761eV)．当CdO的摩尔分数从0增加到3％时，(Co，Nb)掺杂SnO2压敏电阻的击穿电压从366V／mm增大到556V／mm，1kHz时的相对介电常数从1429减小到1108。晶界势垒高度测量揭示，SnO2的晶粒尺寸的减小是击穿电压增高和介电常数减小的主要原因。对Cd掺杂量增加引起SnO2晶粒减小的根源进行了解释。     

TiO2压敏陶瓷势垒高度的测定

基于典型的陶瓷工艺制备试样。压敏陶瓷可视为双向导通的二极管,将适用于齐纳二极管的半导体理论应用于TiO2-SrCO3-Bi2O3-SiO2-Ta2O5压敏陶瓷。测量了低压下的电流-电压(I-V)特性,根据lnJs与E1/2关系曲线的拟合直线的的截距得出了TiO2-SrCO3-Bi2O3-SiO2-Ta2O5压敏陶瓷的势垒高度。     

On the voltage‐dependent series resistance of a planar Schottky barrier diode

The series resistance of a planar Schottky barrier diode fabricated on p‐type silicon is investigated by analysing the current–voltage characteristics of the device. Different characterisation techniques have been applied to obtain the value of the series resistance of the device. It is found that the existing techniques are either not applicable for the present device or yield unreliable value for the series resistance. A numerical analysis of the I–V data reveals unusual voltage dependence of the series resistance of the device. The anomaly has been resolved by postulating a potential barrier at the ohmic contact and drawing analogy to serially connected high‐ and low‐barrier diodes in a back‐to‐back configuration. It is found that the voltage dependence of the series resistance of the device can be described by certain empirical law, which also applies to device on GaN. The measured voltage behaviour of the ac resistance and capacitance of the device at different frequencies have been found to be consistent with those of a serial combination of diodes considered to verify the postulate made in interpreting the I–V data.     

二氧化钛压敏电阻势垒高度的测定

按配方TiO2+0.3%(SrCO3+Bi2O3+SiO2)+0.075%Ta2O5,以典型的陶瓷工艺制备样品。通过I-T和I-V测量,将压敏电阻视为双向导通的二极管,应用半导体理论对低压下的I-V数据进行处理,测定了TiO2-SrCO3-Bi2O3-SiO2-Ta2O5压敏陶瓷的势垒高度?b为0.43eV。     

采用场板和B+离子注入边缘终端技术的Ti/4H-SiC肖特基势垒二极管

采用自主外延的4H-SiC外延片,利用PECVD生长的SiO2做场板介质,B+离子注入边缘终端技术,制造了Ti/4H-SiC肖特基势垒二极管.测试结果表明,Ti/4H-SiC肖特基势垒二极管的理想因子n=1.08,势垒高度(ψe)=1.05eV,串联电阻为6.77mΩ·cm2,正向电压为4V时,电流密度达到430A/cm2.反向击穿电压大于1.1kV,室温下,反向电压为1.1kV时,反向漏电流为5.96×10-3 A/cm2.     

GaN HFET沟道中的强场峰和背势垒

研究了背势垒、场板电极、电流崩塌、短沟道效应及源-漏穿通等GaN HFET的热点课题及其关联。高漏压下沟道阱中的强场峰和背势垒的相互作用是决定上述热点课题的关键。介绍、分析了目前国外用Silvaco有限元经典模拟软件计算的结果,发现这些理论计算的能带都向缓冲层末端倾斜,电子从沟道阱转移到缓冲层末端,不能用来研究上述课题和进行器件优化设计。提出了新的量子模拟理念,用沟道阱的量子限制解开了上述难题。量子模拟结果解释了上述课题的实验结果及其关联,有望从沟道强场峰和背势垒的相互作用研究中优化设计出高漏压工作的大功率、高效GaN HFET。     

采用场板和边缘终端技术的大电流Ni/4H-SiC SBDs

研究了4H-SiC低缺陷密度外延层的制造和Ni/SiC肖特基势垒二极管的正、反向电学特性。采用了偏8°4H-SiC衬底上台阶控制外延方法进行同质外延,外延温度1580℃,最后得到了低缺陷密度的3英寸外延片。采用了原子力显微镜和扫描电子显微镜进行了测试。在外延片上进行的Ni/4H-SiC肖特基势垒二极管的制造,采用了B+离子注入形成的一个非晶区域作为边缘终端,然后使用经过1000℃下退火10min的PECVD生长的SiO2作为场板介质。最终得到的Ni/4H-SiC肖特基势垒二极管的理想因子为1.03,势垒高度为1.6eV,在反向偏压1102V时,漏电流密度只有1.15×10-3A/cm2。在正向压降3.5V时得到了7.47A的大电流输出,特征导通电阻为6.22Ω.cm2。     

低压TiO_2系压敏陶瓷的伏安特性实验分析

采用耗尽层近似理论,分析了低压TiO2系压敏陶瓷在直流偏压下的伏安特性,并对ZnO、TiO2和SrTiO3系三种压敏陶瓷的伏安特性进行了测试、分析和比较。结果表明,在晶界势垒不太高(一般为零点几电子伏)及晶界电场强度不太大(约106V/m量级)的情况下,TiO2系压敏陶瓷晶界的电子传输机制不同于ZnO系压敏陶瓷,而与SrTiO3系压敏陶瓷的导电机制相似,属于肖特基热电子发射机制。     

Optimized design of 4H-SiC floating junction power Schottky barrier diodes

SiC floating junction Schottky barrier diodes were simulated with software MEDICI 4.0 and their device structures were optimized based on forward and reverse electrical characteristics.Compared with the conventional power Schottky barrier diode,the device structure is featured by a highly doped drift region and embedded floating junction region,which can ensure high breakdown voltage while keeping lower specific on-state resistance,solved the contradiction between forward voltage drop and breakdown voltage.The simulation results show that with optimized structure parameter,the breakdown voltage Can reach 4 kV and the specific on-resistance is 8.3 mΩ·cm2.     

2700V4H-SiC结势垒肖特基二极管

在76.2 mm 4H-SiC晶圆上采用厚外延技术和器件制作工艺研制的结势垒肖特基二极管(JBS).在室温下,器件反向耐压达到2700 V.正向开启电压为0.8V,在VF=2V时正向电流密度122 A/cm2,比导通电阻Ron=8.8 mΩ·cm2.得到肖特基接触势垒qφв=1.24 eV,理想因子n=1.     

Zr掺杂的SnO_2瓷的压敏和介电性质

目前电子陶瓷工艺普遍采用ZrO2球作为磨介。为了弄清ZrO2球磨损对压敏瓷性能的作用,系统研究了ZrO2对(Co,Nb)掺杂SnO2瓷的压敏和介电性质的影响。当ZrO2的含量(摩尔分数)从0.00增加到1.00%时,(Co,Nb)掺杂的SnO2压敏电阻的击穿电压从345 V/mm增大到485 V/mm,1 kHz时的相对介电常数从1 590减小到1 120。晶界势垒高度测量表明:在实验范围内,Zr的含量对势垒高度的影响较小。SnO2的晶粒尺寸的迅速减小是击穿电压增高和介电常数迅速减小的主要原因。对Zr掺杂量增加引起SnO2晶粒减小的根源进行了解释。