基于MAX-Log-MAP算法和DSP芯片的Turbo译码器

Turbo码又称为并行级联卷积码,其重要的特性就是实现了伪随机编码的思想,但要实现译码低误码率却要以降低整个编译码系统的效率和增加延时为代价。因此,本文通过分析Turbo码迭代译码原理和MAX-Log-MAP算法,根据性能要求和可行性考虑,以DSP芯片ADSP-TS101和MAX-Log-MAP译码算法来实现Turbo译码器的设计,实验结果表明,该系统误码率较低、延时性能符合要求,工作稳定。     

Ka频段固定卫星通信Turbo码性能仿真

使用Ka频段是卫星通信系统解决信道拥挤和提高系统容量的有效途径.为了提高Ka频段卫星通信的传输性能,本文在对Ka频段固定卫星通信信道进行分析的基础上,提出了一种适合该信道的Turbo码编译码方案,译码时通过使用修正的信道可靠性常数极大地提高了译码性能.最后,利用Ka固定卫星通信信道模型对该Turbo码方案性能进行了仿真.仿真结果表明,本文采用的Turbo码方案与采用相同码率的卷积码和卷积级联码方案相比,所带来的增益大于1.5 dB.     

基于FPGA的Turbo译码器设计

Turbo码良好的纠错性能为众多研究者所公认,其相关理论和实现技术一直是该领域的研究热点。本文主要围绕如何用FPGA实现Turbo码译码器,介绍了Turbo码迭代译码的硬件实现算法以及流水线译码概念,并利用Altera的Flex10k10芯片实现了该译码器。性能测试实验表明,该基于FPGA实现的译码器最高速率可达到8Mbps,性能相比于理论译码器性能下降控制在0.5dB以内,具有广阔的应用前景。     

Turbo码译码器的DSP实现

Turbo码以其优越的性能在通信系统中越来越受到人们的重视.由于Turbo码译码算法的复杂性,译码器通常需占用大量的存储空间和较长的运算时间,难以满足实际系统的要求.本文在深入研究Max-Log-MAP译码算法的基础上,对该算法进行了合理优化,提出了一种基于DSP的高效的软件实现方法.基于此方法实现的Turbo码译码器具有较低的误码率和较小的译码时延,在语音通信和数据通信中具有广泛的应用前景.     

基于Turbo编码的DMT系统性能分析与仿真

本文提出了一种将Turbo编码与离散多音频超高数字用户线(DMT-VDSL)结合的构架,以解决传统最佳接收机中符号判决带来的译码损失,使其适合高速数字传输系统。该构架利用Turbo码在加性高斯白噪声信道中的出众表现来提高DMT系统性能;同时,将Turbo迭代译码思想引入到联合检测,有机结合信道译码和多用户检测技术,通过迭代交换软MUD及软信道译码间的信息来逼近最优检测。仿真结果表明,该构架拥有优异的性能,并且在2次迭代后就能收敛,减小接收端的延时,提高了系统的有效性。     

分组乘积Turbo码动态迭代译码算法分析与优化

分组乘积Turbo码 (简称TPC码)是一类将分组码进行串行级联,并采用分组交织器构成的级联码,是一种构造十分简单的纠错码,它是香农信息理论提出后第一个在非零码率时可以实现无误码传输的纠错编码.采用迭代译码方法,可发挥该码的良好性能,并特别适合于高速硬件译码.良好的纠错性能使得TPC码正在被广泛的应用.本文首先对TPC码的编码结构和译码算法进行介绍,其后对TPC码的动态迭代译码进行分析与仿真,最后对其算法提出了优化方法.     

Turbo码的并行算法研究

不同于传统的Turbo码,该文基于扩展咬尾递归系统卷积码(extended tail Biting recursive systematic,ETB-RSC)的思想,提出了一种并行的扩展咬尾Turbo码(parallel extended tail biting turbo code,PE-TBTC),它通过将接收序列分为若干子序列并行译码来显著提高译码速率。理论分析和仿真结果表明,PE-TBTC译码结构在不降低系统性能的前提下,以牺牲一定的硬件资源为代价,可以成倍地缩短译码所需时间。     

宽带多媒体卫星通信信道仿真与Turbo码的应用分析

本文做了关于数字通信系统的仿真模型,利用Turbo码进行程序编码和译码工作,进而研究和分析了在宽带多媒体卫星通讯中Turbo码发挥的重要作用。     

VDE-TER信道中基于先验修正因子的Turbo码译码改进算法

甚高频数据交换系统是国际海事组织主导e 航海战略中的主要通信方式之一。其中，VDE-TER业务根据物理信道特性划分了多种业务逻辑信道。为保证VDE-TER信道传输质量前提下提升数据传输效率，本文在深入分析VDE-TER不同业务逻辑信道下Turbo编译码算法基础上，提出了一种基于先验修正因子的Max-Log-Map改进算法。该算法针对VDE-TER不同业务逻辑信道Turbo编码特性，通过仿真和实际物理信道大样本性能测试，实现了VDE-TER特定逻辑信道的最优修正因子值确定。结果表明，加入修正因子的译码算法与传统译码算法相比，性能提升0.6~0.8 dB增益，为高性能VDES产品研制奠定了理论技术基础。     

LDPC码译码算法及调度方案的分析

低密度奇偶校验(LDPC)码基于置信度传播(Belief Propagaton,BP)迭代译码算法时具有良好的防误码性能,在码长较长时甚至超过Turb码,成为性能最接近香农极限的好码。在低密度奇偶校验(LDPC)码的基本译码算法的基础上,实现了基于传统BP译码算法的多种改进译码算法及译码调度方案,并对多种译码算法进行了性能仿真分析和对比。     

基于LDPC的改进G3-PLC物理层规范模型

为了提高电力线通信的可靠性,对G3-PLC物理层规范进行了改进,给出了一种基于LDPC编码/译码的G3-PLC模型。改进模型将G3-PLC物理层规范中的RS编码/译码功能模块分别替换为LDPC编码/译码功能模块。结合G3-PLC物理层规范,实现了面向该规范的LDPC编码与译码功能。在Simulink环境分别建立了G3-PLC物理层规范模型和改进的物理层规范模型,分析验证了所提改进模型的有效性。改进模型为LDPC应用于基于G3-PLC规范的系统设计提供了一定参考。     

对使用(48，40)循环码的远动抗干扰编译码算法的改进

（48，40）循环码是电力远动系统中最常用的一种抗干扰码，利用该码进行编译 码时，一般使用软件查表法，这种方法具有占用内存少、编译码速度快等特点，但是这种算 法只能检错，不能纠错，实际上是一种检错编译码算法。本文针对数传信道差错控制的需要 ，对这种算法进行了改进，经实际使用证明，改进后的算法在保留原算法占用内存开销少、 编译码速度快等特点的基础上，纠错能力得到很大提高，在不增加任何硬件设备的条件下， 能纠码字内一个长度为8的突发干扰，或一个码字内8个随机错误的一些特定的组合形式。     

基于ADSP-BF533的卷积码Viterbi译码算法实现

在通信系统中,接收机需要对信道编码进行译码,为了提高信道效率,一般采用具有纠错能力的纠错码来实现编码。在卫星通信中,一般采用卷积码内码和级联码外码联合纠错。首先叙述了卷积码的概念及其译码方法,接着对译码过程进行分析,提出了基于ADSP-BF533的实现方法,最后给出了实验方法及结果。     

CPLD在光纤传输系统数字编码中的应用

CPLD是在传统的PAL和GAL基础上发展起来的具有多种工作方式、高集成、高速、高可靠性的复杂可编程逻辑器件。运用VHDL硬件描述语言以及MAXPLUS软件平台以曼彻斯特编解码为例介绍了如何采用复杂可编程逻辑器件（CPLD）替代mBnB编解码器。这种设计的主要特点是大大缩短了系统开发周期,增强了可移植性,费用降低,性能更好。     

基于Nand Flash 的BCH校验方法设计与实现

针对传统汉明码ECC校验方法纠错能力差的特点,结合Nand Flash闪存内部组织结构,提出一种(4200,4096,8)的BCH码ECC校验方法。该方法采用并行编码方式,且对占用逻辑资源最多的译码器部分采用并行流水线分块译码,极大的提升了编译码效率。以FPGA为验证平台,通过大量数据读写表明,该方法大大提高了存储可靠性,为目前大容量存储提供了参考,具有较高的实用价值。     

数字编码无线遥控混合开关的设计与制作

利用数字编、译码集成电路及一体化无线电发射、接收模块等器件，设计制作了数字编码无线遥控混合开关。该装置性能稳定，工作可靠，可用于矿山工程、建筑工程、安防系统及工业数据采集等领域，实现远距离点动控制、锁存控制及无触点开关控制。     

数字远方保护信号系统的研究

较详细地介绍了一种利用数字通信技术来传输保护命令的新型数字保护信号系统ＤＴＰＳ２０００。它采用了ＢＣＨ纠错编码、新颖的改进最小距离译码法、ＣＰＬＤ和Ｗｉｎｄｏｗｓ界面等新的技术,使系统的性能更加可靠,使用和维护更加方便。     

基于FPGA的高速Viterbi译码器

分析了卷积编码和Viterbi译码的原理,详细描述了和硬件结构对应的各个功能模块的作用和工作方式.介绍了利用FPGA内的寄存器资源采用并行处理的译码方法,达到了较高的译码速率,并且在硬件资源允许的条件下,效率还可进一步提高.     

改进遗传算法在含分布式电源的配电网规划中的应用

首先,为充分体现在配电网中引入分布式电源后,分布式电源规划与配电网规划的相互影响,建立了协调规划框架,并在规划目标中引入了分布式电源的环境效益奖励因子;其次,针对传统遗传算法易收敛于局部最优解、迭代次数多、译码过程复杂、迭代时间长的缺点,提出了一种全新矩阵编码模式下的混合整数、0-1遗传算法,使分布式电源和配电网能在同...